CC BY
69
А.Н. Лукин, В.П. Ирхин, О.А. Андреева
ВАРИАНТ РЕАЛИЗАЦИИ СУММАТОРА ДЛЯ СИСТЕМ КОДИРОВАНИЯ В РАДИОТЕХНИЧЕСКИХ СИСТЕМАХ
MODE FOR CARRYING ADDER FOR CODING SYSTEMS IN RADIO-TECHNICAL SYSTEMS
Рассмотрен пример рационального сочетания различных систем счисления при проектировании сумматора для осуществления вычислительных операций в радиотехнических системах.
An example of a rational combination of different number systems in the design of the adder to perform computing operations of radio-technical systems is given.
Перспективы развития радионавигации требуют значительного повышения точности и оперативности положения объекта и параметров его движения. Поэтому основной целью статьи является повышение производительности систем кодирования за счет более рационального построения сумматора, входящего в состав кодирующего устройства. Это, в свою очередь, позволит повысить производительность вычислительных структур в целом.
Основная идея, предопределяющая целесообразность применения теоретикочисловых методов в вычислительной технике, состоит в распараллеливании обрабатываемой информации и выполнении арифметических операций в независимых каналах, количества и характеристики которых связаны с числовым диапазоном и точностью вычислений. Распараллеливание информации приводит к устранению длинных переносов и порождает непозиционные коды. Наиболее известна из непозиционных представлений система счисления в остаточных классах (СОК) [1].
Достоинствами СОК являются: 1) независимость образования разрядов числа, вследствие чего появляется возможность их независимой параллельной обработки; 2) малоразрядность остатков, представляющих исходное число, что позволяет использовать табличную арифметику. Представляется весьма интересным объединить эти качества с положительными свойствами позиционной системы счисления (ПСС), вследствие чего можно существенно увеличить точность и надежность вычислений в СОК.
Суть метода состоит в использовании группы таблиц при проведении модульной операции. Такой операцией считается проведенная по одному основанию (модулю) системы в остаточных классах [2]. При этом происходит уменьшение числа логических элементов, необходимых для реализации устройства. Например, общее число этих элементов N в трех прямоугольных таблицах со стороной d с учетом симметрии относительно левой диагонали [3] при модуле операции m составляет
Найдем оптимальную величину d, при которой N минимально
Рассмотрим реализацию основных узлов устройства для проведения аддитивной операции сложения при т=509 . В этом случае d = 8 , а для выполнения операции модульного сложения необходимо иметь три одинаковые таблицы Кэли (таблица).
В приведенной таблице приняты следующие обозначения: а и Д — разряды
соответствующих операндов А и В, ( = 0,2) в данном случае. Клетки таблицы, в которых результат операции отмечен знаком «+», объединены в выход переполнения, а клетки, отмеченные знаком «-», в выход готовности переполнения. Операция модульного сложения производится таблично-групповым методом в ^-ичной системе счисления. Таблица Кэли для сложения в восьмеричной системе сложения
Иллюстрацией данного варианта реализации аддитивной операции является представленная на рисунке структурная схема двухместного модульного сумматора. Результат модульного сложения располагается в регистре Р и кольцевых регистрах сдвига КРС1 и КРС2. Первый и второй кольцевые регистры сдвига служат для коррекции результата операции при появлении сигналов переполнения. Если сигнал переполнения возникнет в старшем (втором) разряде, то производится ввод суммы операндов в диапазон (модуль устройства) путем последующего сложения с величиной 3 - т)
Рассмотрим работу устройства. При d равной степени числа два в регистрах КРС2, КРС1 и Р результат модульного сложения после преобразования его шифраторами представляется в двоичной системе счисления.
Одиночный импульс поступает на управляющий вход УВ устройства, а с его выхода на вторые входы с первого по шестой блоки (И: + Иж) элементов И. Операнд А = (а2, аь а0), представленный в d-ичной системе счисления ^ — основание системы) поступает на соответствующие разряды первого информационного входа устройства, а с выходов соответственно второго ДТТТ2, четвертого ДТТТ4 и шестого ДШб дешифраторов в единичном коде поступают на первые входы соответственно второго Ип, четвертого И1У и шестого ИУ1 блоков элементов И, с выходов которых сигналы поступают на информационные входы соответственно первого Т1, второго Т2 и третьего Тз табличных вычислителей. Операнд В = (Д2,Р1,Д0), представленный в d-ичной системе счисления, поступает на соответствующие разряды второго информационного входа устройства. Разряды Д, Д и Д с выходом соответственно первого ДШ1, третьего ДШз и пятого ДШ5 дешифраторов в единичном коде поступают на вторые входы соответственно первого И1, третьего Иш и пятого Иу блоков элементов И, с выходов которых сигналы поступают на управляющие входы соответственно первого Т1, второго Т2 и третьего Тз табличных вычислителей. Предварительный результат операции фиксируется в единичном коде в регистре Р, первом КРС1 и втором КРС2 кольцевых регистрах сдвига. Сигнал
переполнения в нулевом разряде (первом Т1 табличном вычислителе) формируется непосредственно, а в старших разрядах либо непосредственным образом, либо в случае, когда есть сигнал на выходе готовности переполнения (результат операции в данном разряде равен d - 1), а из младшего разряда поступил сигнал переполнения. В первом разряде схемно это реализуется первым элементом И1 и первым элементом ИЛИ1, во втором — вторым элементом И2 и вторым элементом ИЛИ2. Коррекция результата операции производится сигналом переполнения, поступающим на входы разрешения сдвига первого КРС1 и второго КРС2 кольцевых регистров сдвига из соответствующих младших разрядов. Если сигнала на выходе второго элемента ИЛИ2 не будет (нет переполнения по второму разряду), то на выходе элемента НЕ будет сигнал, который поступает на управляющий ВУ выход устройства и свидетельствует об окончании модульной операции.
0а .1 2
а
ГЧ
а
г/
.р.
УВ о
Структурная схема модульного сумматора
В случае наличия сигнала на выходе второго элемента ИЛИ2 производится сложение промежуточного результата операции с величиной (й3 — т) после завершения которого на управляющем выходе ВУ устройства будет сигнал. Эта коррекция реализуется путем подачи на управляющие входы первого Ті, второго Т2 и третьего Тз табличных вычислителей соответственно нулевого, первого и второго разрядов промежуточного результата, а на информационные входы соответственно поступают величины (й3 — т) 0 и
0. Результат операции в единичном коде ^-ичной системы счисления размещается в регистре Р, первом КРСі и втором КРС2 кольцевых регистрах сдвига.
Рассмотрим конкретный пример выполнения операции (А + В ~)т при т = 509, й = 8, А = 348 и В = 229. Одиночный импульс поступает на управляющий вход УВ устройства, а с его выхода на вторые входы с первого по шестой блоки элементов И. Операнд А = 5348 поступает на соответствующие разряды первого информационного входа устройства. С выхода шестого ДШ2, четвертого ДШ4 и второго ДПЬ
дешифраторов сигналы поступают соответственно на пятый, третий и четвертый информационные входы третьего Тз, второго Т2 и первого Т1 табличных вычислителей.
Операнд В = 3458 поступает на соответствующие разряды второго
информационного входа устройства. С выходов пятого ДШу, третьего ДТТТш и первого ДШ1 дешифраторов сигналы поступают соответственно на третий, четвертый и пятый управляющие входы третьего Тз, второго Т2 и первого Т1 табличных вычислителей. В нулевом разряде второго КРС2 кольцевого регистра сдвига, седьмом разряде первого КРС1 кольцевого регистра сдвига и первом разряде регистра Р происходит запись единицы (см. таблицу). С выхода переполнения первого Т1 табличного вычислителя согласно таблице поступает сигнал на вход разрешения сдвига первого КРС1 кольцевого регистра сдвига, производя сдвиг единицы из седьмого разряда в нулевой. Этот сигнал поступает также на второй вход первого И1 элемента И, на первый вход которого поступает сигнал с выхода готовности переполнения второго Т2 табличного вычислителя (см. таблицу). Сигнал с выхода первого ИЛИ1 элемента ИЛИ поступает на вход разрешения сдвига второго КРС2 кольцевого регистра сдвига, производя сдвиг единицы из нулевого разряда в первый. Сигнал с выхода переполнения третьего Тз табличного вычислителя (см. таблицу) поступает на открытие седьмого Иуд, восьмого Иуш и девятого Ик блоков элементов И. Промежуточный результат операции поступает на первый, нулевой и первый управляющие входы соответственно третьего Тз , второго Т2 и первого Т1 табличных вычислителей, а на их нулевой, нулевой и третий (<!ъ — т = 512 — 509 = з) информационные входы с выхода второго ИЛИ2 поступают сигналы. В первом разряде второго КРС2, нулевом разряде первого КРС1 кольцевых регистров сдвига и четвертом разряде регистра Р (см. таблицу) происходит запись единиц. На выходе элемента НЕ будет сигнал, который свидетельствует о завершении модульной операции. Произведем проверку 5348 + 3458 = |1048|5о9.
В данном случае d = 8 = 23 входные операнды представляют собой группы по три двоичных разряда. Следует отметить, что выбором величины d можно обеспечить выполнения соотношения (<!3 — т < d ) при этом приведение результата операции к модулю устройства реализуется коммутацией только в нулевом разряде. Этот подход можно использовать и в обычных двоичных сумматорах (без приведения к модулю устройства) для повышения быстродействия (уменьшения числа переносов между разрядами) с использованием табличного метода. Выбором величины d можно регулировать соотношение между аппаратными затратами и быстродействием.
Следует отметить, что в данном случае все поразрядные таблицы одинаковы, т.е. структура устройства однородна. Это предельный случай модульности, когда система строится из модулей одного типа с однородными связями. Свойства параллельности, переменности логической структуры и модульности обеспечивают живучесть и производительность применяемых в радионавигационных системах спецпроцессоров. Однако при использовании полиадической системы счисления, часто применяемой в СОК, возрастет неоднородность структуры подобных устройств.
Таким образом, предложенная в статье схема построения сумматора позволяет, по сравнению с традиционными, поднять производительность системы кодирования примерно в 1,2 раза.
ЛИТЕРАТУРА
1. Синьков М.В., Губарени Н.М. Непозиционные представления в многомерных числовых системах. — Киев: Наук. думка, 1979. — 140 с.
2. Ирхин В.П. Устройство для сложения чисел по модулю. — Патент РФ №2110087, Б.И. № 22, 2002.
3. Акушский И.Я., Юрицкий Д.Н. Машинная арифметика в остаточных классах. — М.: Сов. радио, 1968. — 440 с.
REFERENCES
1. Sinkov M.V., Gubareni N.M. Nepozitsionnyie predstavleniya v mnogomernyih chislovyih sistemah. — Kiev: Nauk. dumka, 1979. — 140 s.
2. Irhin V.P. Ustroystvo dlya slozheniya chisel po modulyu. — Patent RF #2110087,
B.I. # 22, 2002.
3. Akushskiy I.Ya., Yuritskiy D.N. Mashinnaya arifmetika v ostatochnyih klassah. — M.: Sov. radio, 1968. — 440 s.
СВЕДЕНИЯ ОБ АВТОРАХ
Лукин Александр Николаевич. Профессор кафедры физики. Доктор физико-математических наук, профессор.
Воронежский институт МВД.
E-mail: [email protected]
Россия, 394065, г. Воронеж, проспект Патриотов, 53. Тел. (8) 952-101-9545.
Ирхин Валерий Петрович. Профессор кафедры основ радиотехник и электроники. Доктор технических наук, доцент.
Воронежский институт ФСИН.
E-mail: [email protected]
Россия, 394072, г. Воронеж, ул. Иркутская, 1а. Тел. (473)2217-906.
Андреева Ольга Алексеевна. Адъюнкт.
Воронежский институт ФСИН.
E-mail: [email protected].
Россия, 394072, г. Воронеж, ул. Иркутская, 1а. Тел. (473) 2478-474.
Lukin Alexander Nikolayevich. Professor of the chair of Physics. Doctor of sciences (physics and mathematics), professor.
Voronezh Institute of Ministry of the Interior of Russia.
Work adress: Russia, 394065, Voronezh, Prospect Patriotov, 53. Tel. (8) 952-101-9545.
Irkhin Valery Petrovich. Professor of the chair of Fundamentals of Radio Engineering and Electronics. Doctor of sciences (technics), assistant professor.
Voronezh Institute of the Federal Penitentiary Service.
Work adress: Russia, 394072, Voronezh, Irtoskaya Str., 1a. Tel. (473) 2217-906.
Andreeva Olga Alekseevna. Post-graduate.
Voronezh Institute of the Federal Penitentiary Service.
Work adress: Russia, 394068, Voronezh, Irtoskaya Str., 1a. Tel. (473) 2478-474.
Ключевые слова: сумматор; система счисления; остаточные классы; модульные операции.
Key words: adder, the system value; residual classes, modular operations.
УДК 681.32
