Учет резистивно-емкостных эффектов при проектировании цифровых бис по субмикронным проектным нормам Текст научной статьи по специальности «Электротехника, электронная техника, информационные технологии»

Учет резистивно-емкостных эффектов при проектировании цифровых БИС

по субмикронным проектным нормам

Андрей СТРОГОНОВ, д. т. н.

[email protected] Сергей ЦЫБИН

[email protected]

С наступлением эры субмикронных технологий БИС стали работать на высоких частотах, потреблять больший ток и мощность при меньших напряжениях питания. Обострились паразитные эффекты (паразитная емкость связи между проводниками, приводящая к перекрестным искажениям, электромиграция, времязависимый пробой подзатворных оксидов, паразитное падение напряжения в цепях питания и заземления, паразитные индуктивные эффекты), которые не учитывались при конструировании БИС предыдущего поколения. В субмикронных условиях проблема взаимосвязи таких параметров, как скорость, потребляемая мощность, целостность сигналов и надежность, стала столь же актуальной, как и проблема снижения площади кристалла для БИС предыдущего поколения.

Зто привело к более яркому проявлению эффекта паразитной емкостной связи (рис. 1). Кроме того, масса других паразитных эффектов, которые можно было не учитывать в проектах предыдущего поколения, стали ключевыми факторами для обеспечения правильного функционирования и высокой производительности новых БИС повышенной плотности. Например, для субмикронных БИС характерен такой паразитный эффект, как преобладание задержек распространения сигналов по токопроводящим дорожкам над задержками распространения сигналов в вентилях из-за наличия собственных сопротивлений и емкостей ^С-характеристики).

Длина соединений БИС при переходе к нанометровым проектным нормам уменьшается в среднем медленнее, чем размеры транзисторов, и паразитная емкость начинает играть большую роль. При уменьшении ширины токопроводящих дорожек преобладающими становятся краевые емкости,

которые инвариантны к масштабированию. Поскольку удельное сопротивление токопроводящих дорожек снизить нельзя, а полное сопротивление транзистора снижается при уменьшении размеров, то RC-нагрузка, создаваемая этими дорожками, может вызвать значительную задержку сигнала.

Уменьшение геометрических проектных норм привело к значительному увеличению емкости С5ЮЕ между боковыми стенками соседних дорожек (емкость боковой связи) по сравнению с емкостью между основанием проводника и подложкой кристалла САКЕА и емкостью между боковой стенкой проводника и подложкой СШЫ0Е. Для БИС с 6 и более слоями металлизации характерно появление существенной по величине емкостной связи между соседними слоями ССК055.

Мерой оценки эффекта перекрестных искажений является отношение емкости боковой связи, возникающей между проводниками, расположенными на одном слое СЗЮЕ, к емкости межслойной связи ССК033, возни-

Боковая емкостная

связь Токопроводящая

'-SIDE 1 дорожка i чь чь

1 Т чь

S Подложка л Подложка

И И

Рис. 1. Увеличение боковой емкости с уменьшением размеров токопроводящих дорожек субмикронных БИС: а) 1-мкм проектные нормы; б) 0,13-мкм проектные нормы

кающей между проводниками, расположенными на разных слоях. Эффект взаимосвязи становится более явным, поскольку развитие технологии приводит к использованию геометрических объектов меньшего размера. Согласно докладам, представляемым на регулярно проходящей международной конференции International Technology Roadmap for Semiconductors, емкость боковых связей для технологий 1999 года превышала емкость межслойных связей почти в три раза, а к 2006 году это соотношение достигло пяти (рис. 2).

На рис. 3 представлена современная КМОП-структура с двумя n- и р-карманами по 0,18-мкм проектным нормам c одним уровнем поликремния и шестью уровнями алюминиевой металлизации (AlCu (0,5% Cu) с подслоем Ti) и напряжением питания ядра 1,8 В кремниевой фабрики X-FAB Semiconductor Foundries, работающей в режиме foundry. X-FAB Semiconductor Foundries AG (Германия) — ведущая группа предприятий полупроводнико-

Рис. 2. Рост отношения емкости боковой связи, возникающей между проводниками, расположенными на одном слое С5ЮЕ, к емкости межслойной связи Сск055 в субмикронных БИС

Пассивация Метал 6

Метал 5 Метал 4 Метал 3

Метал 2

Метал 5 Метал 4 Метал 3

Метал 2

Р

А к

Метал 1 р-МОПТ

р+ п" п" р+ N4- N4- В Р+

1

р-карман

п-карман

■

рис. 3. Сечение КМОП-структуры с двумя карманами п- и р-типа проводимости в р-подложке

рис. 4. Токопроводящая дорожка (а) и модель емкости токопроводящей дорожки: емкость параллельных пластинок и краевая емкость, моделируемая цилиндрическим проводником, диаметр которого равен толщине дорожки

таблица. Конструктивно-технологические требования кремниевой фабрики Х^АВ в КМОП-технологическом процессе ХС018

технология 0,18 мкм

топологический

слой Ширина толщина Минимальное

проводника, проводника, расстояние,

мкм мкм мкм

Металл 1 0,23 0,17 0,23

Металл 2 0,28 0,22 0,28

Металл 3 0,28 0,25 0,28

Металл 4 0,28 0,25 0,28

Металл 5 0,28 0,25 0,28

Металл 6 0,44 0,35 0,46

вого производства, специализирующаяся на выпуске кристаллов смешанных аналогоцифровых БИС по субмикронным проектным нормам (таблица).

В технологическом маршруте используются поликремниевые затворы и глубокая изоляция канавками. В п-кармане формируются р-МОПТ, а в р-кармане — п-МОПТ. По КТТ минимальная длина п- и р-МОПТ с индуцированными каналами составляет 0,18 мкм, а минимальная ширина — 0,22 мкм.

Сопротивление токопроводящей дорожки определяется по формуле:

Я = (т1)/S = (тГ)/(НЩ = ра^,

где г — удельное сопротивление, при 20 °С для А1-металлизации г = 2,7х108 Ом-м; Н — константа технологии (толщина проводника); р — удельное поверхностное сопротивление, Ом/П.

Согласно упрощенным представлениям, для субмикронных БИС модель емкости токопроводящих дорожек складывается из емкости параллельных пластинок (относительно низлежащих токопроводящих дорожек или относительно «земли») и краевой емко-

сти. Сосредоточенная емкость проводника определяется по следующей формуле:

с = (eoJtoX)WL,

где W — ширина; L — длина проводника; tox — толщина окисла (межслойного диэлектрика). Из формулы следует, что емкость прямо пропорциональна перекрытию проводников и обратно пропорциональна расстоянию между ними. В субмикронных БИС отношение W/L < 1, поэтому модель параллельных пластинок становится неточной, и емкость между боковыми стенками токопроводящих дорожек и подложкой (краевая емкость) уже нельзя игнорировать (рис. 4).

Для расчета паразитной емкости прямоугольных токопроводящих дорожек в суб-микронных БИС используют следующую аппроксимацию:

с. =С+С =^^+2———,

"" 1 ' \ozitJHj

где С1 — удельная поверхностная емкость проводника на единицу длины; Ср — краевая емкость; и> = W-H/2.

На практике используют более простую формулу для вычисления емкости токопроводящей дорожки:

С =

С+Ср = х^+21 Х^66>

где а5 — удельная поверхностная емкость с низлежащим металлом, аФ/мкм2; о^б — краевая емкость или емкость периметра. Множитель 2 в формуле учитывает две стороны токопроводящей дорожки при расчете краевой емкости, а ее толщиной пренебрегают. Удельные и краевые емкости берутся из технологических файлов кремниевых фа-

брик. Если рассматриваемая токопроводящая дорожка находится в двух верхних слоях металлизации, например в шестом и пятом слое, то:

С = С + Ср = Ох1 Х^+21 ХОр66+21 х°р65-

Если перекрытие по площади с низлежащим металлом составляет от 10 до 50%, то это учитывается при введении коэффициента в емкости параллельных пластинок:

С = 0,5С5+Ср.

Если расстояние между проводниками 2 мкм, а минимальное расстояние по КТТ — 0,46 мкм, то влияние краевой емкости ослабляется в 4,35 раза:

С = 0,5С+Ср /4,35.

Рассмотрим пример: алюминиевая токопроводящая дорожка длиной 10 см и шириной 1 мкм располагается на кристалле размером порядка 1-2 см. Например, для 6-го слоя А1Си-металлизации а5 = 34 аФ/мкм2; краевая емкость Ор66 = 116 аФ/мкм. Общая емкость составит:

С = С+Ср =

= 34х0,1х106+2х0,1х106х116 =

= 3,4 + 23,2 = 26,6 пФ.

Из расчета следует, что краевой емкостью в субмикронных БИС пренебрегать нельзя.

При увеличении длины шин синхронизации паразитная емкость может вносить существенный вклад в перекос значений времен ^Н и tHL. Рассчитаем задержку распространения тактового сигнала в ЯС-цепи первого порядка. Предположим, что паразитная емкость

Рис. 5. Фрагмент схемы дерева синхронизации БИС для оптимизации задержек распространения фронтов синхросигналов и ^ от выделенного входа до входных буферов блоков более низкого уровня (в нагрузке — паразитная емкость и сопротивление шин)

ЯС-цепи С заряжена до уровня напряжения питания исс, а на входе цепи действует перепад напряжения от исс до 0, тогда переходный процесс разряда в емкости описывается экспоненциальной функцией вида (т = ЯС):

иеьх = игте-Н'ЯС,

tHL = RC ln(U<?6K/UCc) = 0,69t

Для шины синхронизации между двумя блоками, при ивых = иСС/2, с параметрами ЯС-цепи Я = 216 Ом, С = 1904 фФ задержка времени спада фронта синхросигнала tHL составляет 0,29 нс.

Аналогично рассчитывается время нарастания фронта сигнала, когда на входе действует перепад напряжения с 0 до иСС, а паразитная емкость С разряжена до напряжения нуля:

иых = иСС (1-е-^ЯС), Чн = -ЯС 1п((иСС-ивых )/иСв) = 0,69т-

Задержки распространения синхросигналов tpLH, tpHL и фронтов tLH и tHL в блоках цифровых БИС могут быть определены в автоматическом режиме с помощью схемотехнического моделирования, например

times (ns)

Рис. 6. Формы синхросигналов на тактовых входах блоков БИС:

w1, w2 — сигналы на тактовом входе ближнего ряда (до и после инвертора); w3, w4 — сигналы на тактовом входе дальнего ряда (до и после инвертора)

с использованием системы моделирования Virtuoso Spectre САПР CADENCE.

Расфазировка и дрожание тактовых импульсов в цифровых БИС по субмикрон-ным технологиям — серьезные проблемы, которые ограничивают быстродействие. Синхросигналы распространяются по быстродействующей древообразной сети, которая обеспечивает одновременный приход фронта синхросигнала на синхровходы всех триггеров. Необходимо так спроектировать дерево синхронизации (цепь разводки тактовых синхроимпульсов), чтобы влияние этих факторов было минимальным.

Устранить асимметрию в задержках tpLH и tpHL и фронтах распространения тактового сигнала позволяет подбор геометрических размеров МОП-транзисторов. На рис. 5 показан фрагмент схемы дерева синхронизации, с помощью которого осуществляется доставка тактового синхросигнала с выделенного входа (с контактной площадки) в блоки более низкого уровня иерархии цифровой БИС (в ближний и дальний ряд, которые наиболее топологически удалены друг от друга на кристалле). С выделенного входа синхросигнал поступает на глобальный генератор тактовых сигналов, а далее — на входные буферы (играют роль локальных генераторов тактовых сиг-

налов) блоков более низкого уровня, а с них — на тактовые входы триггеров. В нагрузках находятся распределенные паразитные емкости и сопротивления шин синхросигналов, идущих в буферы блоков. Общая же паразитная (сосредоточенная) емкость шины синхронизации составляет 1074 фФ, а паразитное сопротивление — 247,5 Ом. На рис. 6 показаны формы синхросигналов на тактовых входах блоков БИС. Видно, что время нарастания ^Н и спада tHL фронтов синхросигнала для входов различных блоков в зависимости от их расположения на кристалле, то есть от удаленности от глобального генератора тактовых сигналов, сильно отличается. Это объясняется различием в длине токопроводящих дорожек синхросигналов и паразитной нагрузкой.

Выводы

Для субмикронных БИС характерен такой паразитный эффект, как преобладание задержек распространения сигналов по токопроводящим дорожкам над задержками распространения сигналов в вентилях из-за наличия собственных сопротивлений и емкостей. Так как удельное сопротивление токопроводящих дорожек снизить нельзя, то ЯС-нагрузка, создаваемая этими дорожка-

ми, может вызвать значительную задержку сигнала. С увеличением емкости нагрузки постоянная времени ЯС имеет большее значение, и длительность переходных процессов существенно возрастает. ■

Литература

1. Конструктивно-технологические требования кремниевой фабрики XFAB в технологическом процессе ХС018 — http://www.xfab.com/ ffleadmm/X-FAB/Download_Center/Technology/ CMOS/XH018_HV_CMOS_Data_Sheet.pdf

2. Рабаи Ж. М., Чандракасан А., Николич Б. Цифровые интегральные схемы. Методология проектирования / Пер. с англ. М.: ИД «Вильямс», 2004.

3. Крекрафт Д. Аналоговая электроника. Схемы, системы, обработка сигнала. М.: Техносфера, 2005.

4. Джонс М. Х. Электроника — практический курс. М.: Постмаркет, 1999.

5. Наундорф У. Аналоговая электроника. Основы, расчет, моделирование. М.: Техносфера, 2008.

6. Максфилд К. Проектирование на ПЛИС: курс молодого бойца / Пер. с англ. М.: ИД «Додэка XXI», 2007.

7. Уэйкерли Д. Ф.. Проектирование цифровых устройств / Пер. с англ. М.: Постмаркет, 2002.

8. Уилкинсон Б. Основы проектирования цифровых схем / Пер. с англ. М.: ИД «Вильямс», 2004.