CC BY
292Проектирование топологии КМОП заказных БИС
Андрей СТРОГОНОВ, к. т. н.
andreis@hotmail.ru
В статье рассматривается процесс проектирования топологии КМОП заказных БИС с помощью популярных программных инструментов.
Для воплощения схемотехнического решения в кремний требуется редактор топологии (например, топологический редактор L-Edit САПР Tanner EDA), средства размещения и трассировки блоков, контроль геометрических (DRC) и электрических (ERC) проектных норм, сравнение топологической реализации схемы с ее исходным описанием (LVS). Далее кристаллы наполняются конечной физической топологией, информация записывается в файлы формата GDSII, которые передаются на завод-изготовитель. Завод изготавливает набор физических шаблонов и воплощает изделие в кремнии на своем оборудовании. Ответственность за функциональные характеристики БИС полностью лежит на разработчике БИС, в то время как кремниевая фабрика гарантирует качество технологического процесса.
Топология БИС — множество геометрических фигур, расположенных в различных топологических слоях. Топологические слои объединяют фигуры, которые будут нанесены на один фотошаблон. Некоторое множество фигур в одном или в нескольких топологических слоях объединяются в топологическую группу. Топологическая группа кроме геометрических фигур может содержать в себе ссылки на другие группы, формируя иерархическое описание топологии ИС.
Топологический редактор позволяет либо непосредственно строить топологию, либо формировать ее из стандартных ячеек, содержащихся в библиотеке. Используя базу данных, редактор позволяет редактировать топологию ячеек в соответствии с конкретными требованиями. После разработки топологии отдельных фрагментов с помощью соответствующей программы в диалоговом режиме осуществляется их размещение и трассировка межсоединений. После ввода описания топологии осуществляется ее верификация.
Программа контроля проектных норм работает непосредственно с топологией. Контроль осуществляется автоматически по значениям конструкторско-технологических требований (DRC-контроль) для используемой КМОП-технологии. Любые выходы за рамки ограничений помечаются непосредственно на изображении топологии, выводимом на экран дисплея.
После завершения DRC-контроля программа восстановления электрической схемы (ЬУЗ) преобразует описание топологии в описание электрической схемы в виде таблицы цепей (например, текстовое описание в Spice-формате). Эта таблица передается в блок верификации логических и электрических схем, где проводится перекрестная проверка описанной схемы на логическом и топологическом уровнях, а также повторное моделирование и верификация временных параметров. Таблица передается в программу контроля электрических проектных норм (ERC-контроль). Эта программа дополнительно использует еще и значения параметров транзисторов, полученные при восстановлении электрической схемы из топологии. В результате ее работы идентифицируются все нераспознанные или неправильно соединенные элементы, а также все нарушения электрических проектных норм.
Маршрут проектирования завершается преобразованием формата проектного файла в промежуточную форму, используемую для передачи проекта на кремниевые фабрики, например CIF-формат.
Проектирование топологии — процесс преобразования электрической или логической схемы в описание послойной реализации схемных компонентов (транзисторов, диодов, резисторов) и связей между ними в многослойной интегральной структуре.
Верификация топологии включает в себя контроль проектных норм, экстракцию (восстановление) электрической схемы из описания топологии, сравнение с исходной схемой и средства анализа найденных нарушений.
Главная цель разработки топологии КМОП БИС заключается в эффективном использовании площади кристалла. Однако необходимо учитывать, что характеристики КПОП БИС, в частности динамические, сильно зависят от паразитных емкостей и сопротивлений, определяемых топологией. Поэтому необходимо принимать компромиссные решения, которые учитывали бы оптимальное использование площади и получение хороших характеристик ИС. В КМОП БИС обычно использу-
ются прямоугольные конфигурации транзисторов, отличающиеся лишь различными отношениями ширины к длине канала в зависимости от требуемого значения крутизны характеристик транзистора.
Решая задачу обеспечения успешного выпуска ИС в первом же цикле изготовления, MOSIS (w ww.mosis.c om), небольшое по объемам производство в Южно-Калифорнийском университете (Information Sciences Institute at the University of Southern California, w ww.isi.e du) предлагает топологические библиотеки стандартных ячеек малопотребляющих цифровых БИС различных кремниевых фабрик. Доступны топологические библиотеки по масштабируемой КМОП-технологии как по обычным, так и по глубоким субмикронным проектным нормам, например MOSIS Agilent/HP (технологический процесс AMOS14TB по проектным нормам 0,5 мкм), MOSIS AMI (1,5 мкм), TSMC (технологический процесс по субми-кронным проектным нормам, 0,18 мкм,
6 слоев металлизации с напряжением ядра 1,8/3,3 В) и др., для изготовления пилотных проектов (небольших партий ИС) университетских центров и для дизайн-центров, не имеющих своих производственных мощностей.
Минимальные размеры и минимальные зазоры
В качестве основной единицы измерения расстояния выбрана масштабная величина X.
В масштабируемой технологии КМОП (MOSIS Scalable CMOS desing rules, SCMOS) топология схемы рисуется в соответствии с лямбда-методологией. Единица измерения X масштабируется в соответствии с изменением технологии в сторону уменьшения размеров, что позволяет избежать повторного проек-
Таблица 1. Характерные значения X в масштабируемой КМОП-технологии
Кремниевая фабрика Технологический процесс Лямбда, мкм
Orbit 2 мкм я-карман 1
Orbit 2 мкм р-карман 1
AMI 1,5 мкм я-карман 0,8
Orbit 1,2 мкм я-карман 0,6
тирования топологии кристалла. Для типичного технологического КМОП-процесса изготовления кристалла X масштабируется в диапазоне от 2 до 0,6 мкм (табл. 1).
Конструкторско-технологические требования (КТТ, DRC) на процесс изготовления кристалла накладывают ограничения, которые должны быть учтены при проектировании топологического рисунка ИС, например требования минимальной ширины объектов, допустимых технологией, требования на точные размеры объектов, требования на минимальные зазоры.
Ниже приведены КТТ (не полностью) по масштабируемой КМОП-технологии (MOSIS Scalable CMOS desing rules) с n-карманом, с двумя слоями алюминиевой металлизации и X = 2 мкм. Согласно масштабируемой технологии, минимальная ширина канала МОПТ равна двум лямбда, поэтому минимальная ширина поликремниевого затвора берется равной 2.
Карманы к подложке (n-карман, N-well; CWN, р-карман, P-well; CWP) (рис. 1а):
1.1 минимальная ширина кармана— 10;
1.2 минимальный интервал между карманами с разными потенциалами — 9;
1.3 минимальный интервал между карманами с одинаковым потенциалом — 0 или 6;
1.4 минимальный интервал между карманами различного типа (если оба присутствуют) — 0.
Активная область (Active, CAA) (рис. 1б):
2.1 минимальная ширина — 3;
2.2 минимальное расстояние между активными областями — 3;
2.3 минимальное расстояние активных областей исток/сток от края кармана — 5;
2.4 минимальное расстояние активного слоя подложка/карман от края кармана — 3;
2,5 минимальный интервал между активными областями различного легирования — 0 или 4.
Поликремний (ПК, Poly) (CPG) (рис. 1в):
3.1 минимальная ширина— 2;
3.2 минимальный интервал — 2;
3.3 минимальное перекрытие поликремние-вым затвором активной области — 2;
3.4 минимальное расстояние ПК от края активной области — 3;
3.5 минимальное расстояние между ПК и активной областью — 1.
Области n- и p-типа проводимости
(п- и р-канальные области, N-Select, P-Select)
(CSN, CSP) (рис. 1г):
4.1 минимальное расстояние между канальной областью и затвором, чтобы гарантировать адекватную ширину — 3;
4.2 минимальное перекрытие канальной областью активной области — 2;
4.3 минимальное перекрытие канальной областью контакта — 1;
4.4 минимально допустимая ширина и интервал — 2.
Простой контакт кПК (Poly contact CCP)
(рис. 1д):
5.1 точный размер контакта кПК— 2x2;
5.2 минимальное перекрытие ПК контакта — 1,5;
5.3 минимальное расстояние между контактами — 2.
Простой контакт к активному слою
(Active contact, CAA) (рис. 1е):
6.1 точный размер контакта— 2x2;
6.2 минимальное перекрытие контакта активной областью — 1,5;
6.3 минимальное расстояние между контактами — 2;
6.4 минимальное расстояние между контактом и затвором транзистора — 2.
Промежуточная форма представления данных для описания топологии ИС
Промежуточная форма представления данных CIF2.0 (сокращение от «Caltech Intermediate form»), разработанная в Калифорнийском технологическом институте, является средством описания графических элементарных групп (характеристик фотошаблона). Файлы в форме CIF создаются средствами САПР (топологическими редакторами, например Ledit Tanner EDA) на базе других форм представления данных, таких как символический язык геометрической структуры. Идея, положенная в основу этой формы записи, состоит в литеральном описании каждого геометрического объекта с достаточной степенью точности.
Независимо от метода проектирования топологии, полученные проекты преобразуются в форму CIF, являющуюся промежуточной формой представления данных, перед следующей трансляцией проекта применительно к различным формам выходных устройств, таких как графопостроители, устройства генерации изображений.
Спецификация топологического слоя
Каждый простейший геометрический элемент (многоугольник, прямоугольник, проводник) должен быть обозначен путем точного указания технологического фотошаблона, к которому он относится.
В формате CIF для спецификации слоя используется сокращенное наименование, а в формате GDSII — номер слоя (табл. 2). Наименования слоя или его номера исполь-
Таблица 2. Условное обозначение топологических слоев в формате GDSII и в CIF2,0 в масштабируемой КМОП-технологии
Топологический слой Обозначение слоя в формате CIF Обозначение слоя в формате GDSII
P_Well (р-карман) CWP 41
N_Well (я-карман) CWN 42
Active (активная область) CAA 43
Poly (поликремний, поликремниевые затворы) CPG 46
Contact (контактная область) CCC, CCP (контакт к поли-Si затвору), CCA (контакт к активной области), CCE (контакт к электроду) 25, 47, 48, 55
Metal1 (Металл-1 — первый слой металлизации) CMF 49
Via (межслойный контакт Металл-1 — Металл-2) CVA 50
Metal2 (Металл-2 — второй слой металлизации) CMS 51
зуются в целях повышения четкости файла и для исключения необходимости согласования с многочисленными разработчиками и изготовителями БИС.
Топология инвертора по КМОП-технологии
На рис. 2 представлены электрическая схема, структура (поперечное сечение) и эскиз топологии КМОП-инвертора с р-карманом. Особенностью топологии КМОП-техноло-гии от п-МОП технологии является наличие р-кармана. Эта область р-типа проводимости выступает в роли подложки для п-ка-нального МОП-транзистора (МОПТ с индуцированным каналом). Затворы п- и р-ка-нального транзистора соединены между собой и представляют собой вход инвертора. Соединенные стоки обоих транзисторов являются выходом инвертора. Исток п-ка-нального транзистора заводится на шину Земля, а исток р-канального транзистора — на шину Питание.
В КМОП ИС благодаря экстремальным и фиксированным значениям логических уровней (и(0) = У88, и(1) = УЭБ), не зависящих от параметров транзисторных структур (крутизна, пороговое напряжение) и, следовательно, от их топологии, отпадает необ-
ходимость топологического расчета на основе статических требований. Обусловленную этим свободу выбора можно использовать для проектирования КМОП ИС, обладающих топологией, которая позволяет получить оптимальные динамические характеристики — высокое быстродействие при минимальном потреблении мощности.
Для минимизации потребляемой мощности необходимо уменьшать как отношение W/L, так и абсолютное значение длины канала. При расчете геометрических размеров транзистора длина его канала выбирается равной минимально допустимому значению — минимально допустимой ширине поликремния на п+, р+-области. Ширину канала определяют исходя из требований, предъявляемых к крутизне.
Топология МОП-транзистора с каналом р-типа по площади приблизительно вдвое больше, чем МОП-транзистора с каналом п-типа. Такая разница возникает из-за необходимости компенсации различия в подвижности дырок и электронов в тех схемах, где нужна согласованность быстродействия элементов схемы. Если в некоторых конкретных применениях согласование быстродействия несущественно, то площади транзисторов с различным типом проводимости каналов могут быть сделаны одинаковыми.
Основные элементы конструкции топологии заказных КМОП БИС с одним слоем металлизации
На рис. 3 приведена электрическая схема одноступенчатого D-триггера комбинированного типа (D-триггер, тактируемый уровнем синхросигнала; INI, IN2 — информационные входы триггера; NC, C, NC1, C1, NC2, C2 — тактовые входы; OU, NOU — выходной сигнал в прямой и инверсной формах) с двумя входами, а на рис. 4 — фрагменты электрической схемы и топологии D-триггера (только n-канальные транзисторы) по проектным нормам КМОП 3 мкм с одним слоем металлизации алюминием. Топология построена с использованием топологического редактора GLE.
Рассматриваемый триггер состоит из двух проходных ключей на входе, выполненных на четырех транзисторах VT1-VT4, инвертора на транзисторах VT5-VT6 и динамического ключ-инвертора в обратной связи на транзисторах VT7-VT10. Проходные ключи используются только в однонаправленном режиме. На рис. 5 приведена топология D-триггера (M1, M2, M3, M4, M5 — одинаковая нумерация затворов для п- и р-канальных транзисторов дана для того, чтобы выделить комплементарную пару; при описании в Space-формате данная нумерация будет неверной), используемого в кристалле отечественной микро-ЭВМ серии К1868 (зарубежный аналог MN1550, торговая марка Panasonic).
Изучая топологию D-триггера, видим, что проходные ключи (транзисторы VT1-VT4) имеют примерно одинаковое отношение W/L (размеры L и Wn- и р-МОПТ берутся равными минимально допустимым для проектных норм 3 мкм). Задача ключей — пропустить сигнал без искажения фронтов за время действия сихроимпульса. Особенность таких ключей в том, что они должны работать в однонаправленном режиме, быть быстродействующими, не иметь контактов к шинам
Рис. 3. Электрическая схема D-триггера комбинированного типа, тактируемого уровнем синхросигнала
г
С2
И
и
щ
2 п ф г
□ * □]
□ 1 Г? 3
□ 9 _
I '□ I
VSS
С1
I 390
И
Рис. 4. Фрагменты электрической схемы (а, в); фрагменты топологии D-триггера (б, г)
Питание и Земля, за исключением контактов к подложкам.
Логический элемент (инвертор) на комплементарных транзисторах УТ5-УТ6 (затворы М3) выполнен с разными отношениями Ш/Ь р- и п-канальных транзисторов (Ш различны с учетом компенсации подвижности электронов и дырок, а длина канала !п- и р-каналь-ных МОПТ берется равной минимально допустимой длине для проектных норм 3 мкм).
Динамический ключ-инвертор на транзисторах УТ7-УТ10 (затворы М1-М2) имеет наибольшее значение отношения Ш/Ь с учетом токов коммутации, текущих через транзисторы УТ7, УТ10 (затворы М1), для включения логического элемента на транзисторах УТ8, УТ9 (затворы М2). Динамический ключ-инвертор имеет контакты с шинами Питание и Земля. При подаче синхроимпульсов требуемой полярности ключи (УТ7, УТ10) коммутируют (передают) на истоки транзисторов УТ8, УТ9 напряжения УЭБ и Увв, так что сложная связка транзисторов УТ7-УТ10 превращается в обычный инвертор.
У правильно построенных транзисторов затворы (поликремний) перекрывают ионно-имплантированные области с небольшим избытком, например, затвор М1 п-канально-го транзистора УТ7 перекрывает с избытком п-область (рис. 4г). В противном случае эффективность запирающего сигнала будет частично утеряна.
Вторая особенность — это то, что синяя и красная области для предотвращения возникновения тока утечки между п- и р-МОПТ имеют некий минимальный зазор. Как правило, эту область используют для прокладки токопроводящих дорожек, в данном случае это поликремниевые тактовые шины N0 и С (рис. 5). Кроме того, п- и р-области отделяются друг от друга охранными кольцами противоположного типа проводимости. Охранное кольцо р-типа заводится на шину Земля, а п-типа — на шину Питание. В коммерческих ИС охранные кольца могут не использоваться.
С этой целью, охранное кольцо р-типа проводимости, локальная область под контакт к р-карману, истоковая область МОПТ (затворы М1 и М3) с помощью контактов и алюминиевой металлизации подключа-
ются к шине Земля. Для этого используют 5 контактов: один к охранному кольцу, один к локальной области под контакт к карману и три к истоковой области n-МОПТ (рис. 5). Охранное кольцо п-типа, локальная область п+ под контакт к n-подложке, истоковая p-область МОПТ с помощью контактов и металлизации алюминием подключаются к шине Питание. Для этого используют 5 контактов: один к охранному кольцу п-типа, один к локальной области под контакт к карману и три к истоковой области p-МОПТ.
При проектировании ячейки руководствовались следующими правилами. Топологические слои «Металл» и «Диффузионная область» при пересечении не взаимодействуют, топологические слои «Металл» и «Поликремний» при пересечении не взаимодействуют. Данные топологические слои взаимодействуют только посредством контактного окна.
В данной топологии D-триггера инверсный выход NOU (затвор М3, стоковая область транзистора VT6) и информационный вход IN2 (затвор М4, истоковая область транзистора VT2) выполнены диффузионной p-областью, а выход OU (узел А, затвор М3 транзистора VT6) и информационный вход IN1
Рис. S. Топология D-триггера, тактируемого уровнем синхросигнала, при использовании КМОП-технологии с проектными нормами 3 мкм
(затвор M5, истоковая область транзистора VT4) — поликремниевым.
Все тактовые сигналы C/NC, C1/NC1 и C/NC2 выполнены поликремниевыми шинами, с шириной, равной минимально допустимой длине затвора р- и n-МОПТ. Тактовый сигнал C и его инверсная форма NC прокладываются вблизи охранных колец, между областями р+ и п+ МОПТ, параллельно шинам Питание и Земля. Тактовые сигналы С1 и С2 располагаются со стороны шины Земля, а сигналы NC1 иNC2 — со стороны шины Питание.
Это позволяет размещать топологические ячейки в ряды, которые между собой разделены каналами, для прокладки сигнальных проводников (входные и выходные сигналы), причем в строках используются три вида проводников: металл, поликремний и р+-область, которые могут пересекаться между собой, не образуя электрических соединений.
Обратная связь в топологическом представлении реализована физическим контактом стоков транзисторов проходных ключей VT1-VT4 и стоков транзисторов VT8, VT9, и далее, с помощью алюминиевой металлизации и двух контактных окон — к затворам M3 транзисторов VT5, VT6, а также трех контактных окон — кр- и n-области стоков транзисторов проходных ключей и стоков транзисторов VT8, VT9.
Для извлечения электрической схемы из описания топологии (LVS), требуется знать описание схем в Spice-формате. Программа Spice используется в качестве счетного ядра почти во всех программах схемотехнического моделирования БИС. Различные версии этого алгоритма были в разное время заимствованы производителями программного обеспечения для использования в своих продуктах. Сейчас для моделирования аналоговых устройств в основном используется версия Spice 3, а для моделирования цифровых — XSpice. Эта версия была разработана специально для моделирования цифровых устройств, описанных списком соединений, причем сами модели компонентов описываются на языке SimCode.
В силу использования единого вычислительного алгоритма программы различных производителей представляют собой по боль-
шому счету всего лишь графические оболочки, предоставляющие пользователю доступ к функциям программы Spice, а также некоторые дополнительные возможности обработки полученных данных.
В программе Spice МОП-транзисторы описываются четырьмя различными системами уравнений, выбор которых определяется параметром LEVEL, принимающим значения
1, 2, 3 и 4.
Параметры компонентов указываются двумя способами: непосредственно в предположении, описывающем включение компонента в схему, или с помощью директивы MODEL, имеющей структуру:
Здесь <имя модели> — имя модели компонента схемы, например MOD1. Тип компонента определяется значением <имя типа>. Используются следующие типы компонентов: NMOS — МОПТ с каналом п-типа и PMOS — МОПТ с каналом р-типа.
В директиве .MODEL в круглых скобках указывается список значений параметров мо-
дели компонента. Примеры использования директивы .MODEL:
.MODEL MOD1 NMOS(VTO=0.65 KP=22U GAMMA=0.25 NSUB=2E16 TOX=40E-9 CGDO=1.6E-10 CGSO=1.6E-10
CGBO=4E-10 CJSW=2E-10 RSH=40 VMAX=4E4 LAMBDA=0.05 LEVEL=2 TPG=1 LD=2E-7 UO=350)
.MODEL MOD2 PMOS(VTO=-0.72 KP=18U GAMMA=0.1 NSUB=8E15 TOX=40E-9 CGDO=2.2E-10 CGSO=2.2E-10
CGBO=4E-10 CJSW=2E-10 RSH=200 VMAX=4E4 LAMBDA=0.1 LEVEL=2 TPG=1 LD=3E-7 UO=150).
Для анализа схемы необходимы следующие шаги.
1. Последовательно пронумеровать все узлы схемы и n- и р-канальные транзисторы буквой М с порядковым номером, например M1, M2 и т. д. Последовательность рассмотрения узлов для их нумерации, а также транзисторов принципиального значения не имеет. Для удобства анализа результатов нулевым узлом считается узел Земля (в программе Spice узел Земля всегда считается глобальным, в САПР Tanner EDA такого выделения нет), а единичным — узел шины Питание.
2. Задать напряжение питания, подаваемого на шину Питание, например 5 В.
3. Задать входные воздействия.
4. Задать время моделирования переходных процессов, используя директиву .TRAN.
Ниже приведено задание для моделирования переходных процессов однотактного D-триггера (входной файл программы PSpice). На рис. 6 показана электрическая схема од-нотактного D-триггера (2 инвертора, 2 проходных ключа).
DTR.CIR .OPT NOMOD .WIDTH OUT=80 VCC10 DC 5
VIN1 2 0 PWL(0 0 10NS 0 14NS 5 144NS 5 148NS 0 188NS 0 192NS 5 250NS 5)
VC 6 0 PWL(0 0 4NS 0 8NS 5 58NS 5 62NS 0 112NS 0 114NS 5 164NS 5 +168NS 0 218NS 0 222NS 5 250NS 5)
.MODEL MOD1 NMOS (VTO=0.65 KP=22U GAMMA=0.25 NSUB=2E16 TOX=40E-9 CGDO=1.6E-10 CGSO=1.6E-10
CGBO=4E-10 CJSW=2E-10 RSH=40 VMAX=4E4 LAMBDA=0.05 LEVEL=2 TPG=1 LD=2E-7 UO=350)
.MODEL MOD2 PMOS (VTO=-0.72 KP=18U GAMMA=0.1 NSUB=8E15 TOX=40E-9 CGDO=2.2E-10 CGSO=2.2E-10
CGBO=4E-10 CJSW=2E-10 RSH=200 VMAX=4E4 LAMBDA=0.1 LEVEL=2 TPG=1 LD=3E-7 UO=150)
M1 2 7 3 1 MOD2 W=7U L=4U M2 3 6 2 0 MOD1 W=7U L=3.5U M3 4 3 1 1 MOD2 W=7U L=4U M4 4 3 0 0 MOD1 W=7U L=3.5U M5 3 6 5 1 MOD2 W=7U L=4U M6 5 7 3 0 MOD1 W=7U L=3.5U M7 5 4 1 1 MOD2 W=7U L=4U M8 5 4 0 0 MOD1 W=16U L=3.5U M9 7 6 1 1 MOD2 W=14U L=4U M10 7 6 0 0 MOD1 W=7U L=3.5U .PLOT DC V(2) V(6) V(5)
.PRINT TRAN V(2) V(6) V(5)
.TRAN 2NS 250NS .PROBE V(2) V(6) V(5)
.END
Окончание следует Литература
1. Digital Low Power Standart Cell Libry for MOSI HP AMOS14TB Process. Sub-Micron Technology. Tanner Consulting & Engineering Services. Rev.A. w ww.tanner.co m/ces
2. Baker R. J., Li H. W., Boyce D. E. CMOS Circuit Design, Layout, and Simulation. IEEE Press. 1998.
3. Weste N. H. E., Eshraghian K. Principles of CMOS VLSI Design: A System Perspective. 2nd. edition. Addison-Wesley. 1993.
1. Строгонов А. В. Проектирование цифровых БИС. Часть I: Учеб. пособие. Воронеж: Воронеж. гос. техн. ун-т. 2004.
2. Строгонов А. В. Проектирование логических элементов заказных КМОП БИС. Воронеж: Воронежск. гос. техн. ун-т.
.MODEL <имя модели> <имя типа> ([<имя параметра>=значе-ние>[<спецификация случайного разброса значения параметра]]...).
