CC BY
19
УДК 681.326:519.613 Е.И. ЛИТВИНОВА
ТЕХНОЛОГИИ ВСТРОЕННОГО РЕМОНТА КОМПОНЕНТОВ SYSTEM-IN-PACKAGE
Проводится анализ современных технологий встроенного сервисного обслуживания функциональностей цифровой системы в пакете. Рассматриваются особенности архитектуры «System-in-Package» и существующие стратегии восстановления работоспособности цифровых систем, а также метод оценки надежности восстановления их работоспособности.
1. Введение
В последние годы появились десятки работ, которые рассматривают вопросы, связанные с проблемой тестирования, диагностирования и ремонта цифровых систем на кристаллах и в пакетах (SoC, SiP) [1-24]. Особое место здесь занимает задача тестирования и ремонта компонентов цифровых систем ввиду технологической сложности восстановления работоспособности логических элементов при возникновении в них дефектов. Традиционные решения, предлагаемые в публикациях, сводятся к следующей классификации:
1. Дублирование логических элементов или областей кристалла, приводящее к удвоению аппаратной реализации функциональности. При фиксации неисправного элемента или области осуществляется переключение на исправный компонент с помощью мультиплексора [24]. Предложенные Xilinx модели FPGA применимы также при ремонте компонентов FPGA от компании Altera. Основная единица измерения при ремонте - столбец или строка.
2. Использование генетических алгоритмов для диагностирования и восстановления работоспособности на основе автономной конфигурации кристалла FPGA без использования внешних устройств управления [23]. Надежность диагностирования дефектов равна 99%, время ремонта - 36 миллисекунд вместо 660 секунд, необходимых для стандартного конфигурирования проекта.
3. Метод, не критичный к времени восстановления работоспособности FPGA, путем замены локальных CLB на избыточные запасные компоненты предложен в [20,22]. Доступный уровень объединения CLB, подлежащий замене, для критически важных приложений составляет порядка тысячи логических элементов.
Рассматривается структурно-технологический метод восстановления работоспособности логической части цифровых систем, имплементированных в кристаллы программируемой логики, основанный на существовании или внесении избыточности LUT-компонентов FPGA после выполнения процедур Place and Route. Анализируются физические дефекты кристалла, возникающие в процессе его изготовления или эксплуатации, которые проявляются как логические или временные, приводящие к неправильному функционированию цифровой схемы. Данные дефекты привязываются не только к вентилям или LUT-компо-нентам, но и к конкретному месту на кристалле. Идея метода сводится к исключению такого места при повторном выполнении процедур Place and Route после установления диагноза о наличии в нем дефекта. При этом возможны две технологии ремонта: 1) Запрет дефектной области путем написания управляющих скриптов для достаточно длительной процедуры Place and Route, что не всегда приемлемо для цифровых систем, работающих в реальном масштабе времени. Однако указанный подход приемлем и ориентирован на исключение дефектных областей любой кратности, имеющихся на кристалле. Запрет таких областей при повторном выполнении процедуры Place and Route приводит к восстановлению работоспособности. 2) Для цифровых систем реального времени выполнение процедуры Place and Route при восстановлении работоспособности может привести к катастрофическим последствиям. Необходим технологический подход, способный восстановить функциональность цифровой системы за миллисекунды, необходимые для перепрограммирования FPGA путем подачи нового битстрима, исключающего дефектные
области из формирования функциональности. Указанный подход может быть основан только на предварительной подготовке всех возможных битстримов, изолирующих будущие дефектные области путем их попадания в избыточную нефункциональную область кристалла. Чем больше такая резервная область, тем меньше число битстримов - проектных вариантов, привязанных к топологии, которое необходимо сгенерировать априори. Что касается кратных дефектов, не покрываемых одной резервной областью, здесь следует сегментировать цифровой проект, разбив его предварительно на непересекающиеся части, которые имеют собственные карты Place and Route. В данном случае можно ремонтировать цифровую систему, которая имеет для n распределенных на пластине дефектов n резервных сегментов. Здесь общая площадь кристалла состоит из n+m одинаковых частей.
Цель исследования - анализ современного состояния технологий встроенного сервисного обслуживания функциональностей цифровой системы в пакете и определение подходов к решению наиболее актуальных задач восстановления работоспособности SiP.
Задачи: 1) анализ технологий встроенного восстановления работоспособности цифровой системы в пакете; 2) обзор моделей и методов восстановления работоспособности SiP.
2. Восстановление и ремонт SiP
FPGA широко используются для быстрого прототипирования и уменьшения стоимости сложных цифровых систем [20]. Модульная структура FPGA позволяет выполнять перепрограммирование в целях замены дефектных логических ресурсов (блоков) исправными резервными элементами. Указанное свойство дает возможность повысить отказоустойчивость приложений. Особенно это важно для систем, эксплуатируемых в сложных внешних условиях (космическое пространство, среды с повышенным уровнем радиации). Промышленные FPGA могут быть подвергнуты полному тестированию до реализации этапа программирования. Оперативный контроль FPGA и автономное тестирование кристалла возможны благодаря наличию специальных средств, применимых для FPGA. Однако использование кристаллов в критических приложениях обусловливает повышенный интерес к цифровым системам с возможностями оперативного контроля.
Систематические и неустойчивые неисправности могут быть обнаружены и локализованы путем использования различных методов тестирования. Использование определенной части ресурсов FPGA в качестве резервных позволяет заменить дефектный ресурс, в котором обнаружена систематическая неисправность. Замена происходит путем перепрограммирования кристалла при сохранении его функциональности. Схема, по которой резервные ресурсы распределяются внутри FPGA (и, следовательно, алгоритм реконфигурирова-ния), зависит от типа кристалла. Использование процесса частичного конфигурирования позволяет существенно уменьшить среднее время восстановления и длину битового потока (bitstream), который обычно используется для реконфигурирования FPGA. Для выбора эффективной стратегии распределения резервных ресурсов важное значение имеет структура межсоединений кристалла.
В опубликованных работах [25-31] описаны различные технологии восстановления работоспособности FPGA, однако сравнительный анализ методов и метрика оценки их эффективности практически отсутствует. Поэтому далее рассматривается объект исследования, представленный в виде FPGA, его структура и особенности использования, а также существующие методы диагностирования и ремонта, использующие специфику перепрограммирования.
FPGA есть массив комплексных логических блоков (CLB - Complex Logic Block), каждый из которых представляет собой аппаратную реализацию от двух до восьми таблиц истинности на 4 входа; каждая из них соединена с триггером с помощью ресурсов трассировки, представляющих собой программируемые матрицы переключателей (PSM).
В целях обеспечения отказоустойчивости и надежности FPGA выполняется резервирование функциональной части CLB путем априорного формирования подмножества запасных блоков (spares), мощность которого зависит от структуры межсоединений кристалла.
Первый тип межсоединений ориентирован на матричную топологию CLB, когда оптимальная структура функциональности представлена соединением соседних по вертикали и горизонтали логических блоков. Если дефектный и резервный блоки не являются соседни-
ми в «манхэттенской» системе координат, то для восстановления работоспособности первого CLB необходимо выполнить достаточно сложную процедуру трассировки, используя матрицы переключателей. Описанная структура идеально подходит для обеспечения гибкости при выборе CLB при распределении резервных ресурсов. Недостатки: 1) Большое количество блоков, через которые проходит сигнал, приводит к снижению производительности системы путем увеличения длины логического пути, который зависит от числа используемых промежуточных переключательных матриц. 2) Процесс перепрограммирования межсоединений или трассировки является достаточно сложной задачей, когда замена дефектного логического блока требует значительного времени для поиска даже квазиоптимального пути.
Второй тип межсоединений представлен на рис. 1. Здесь нижний уровень иерархии связей позволяет соединить соседние блоки CLB. Группы блоков используют межсоединения высшего уровня иерархии, что позволяет уменьшить количество промежуточных переключательных матриц. Данная структура дает возможность эффективно использовать мозаичную (tile) и иерархическую стратегии распределения резервных ресурсов [18].
Рис. 1. Структура БРвЛ с иерархической топологией Третий тип межсоединений основан на сегментации блоков СЬБ с помощью программируемых матриц переключателей, разбивающих логические компоненты на подмножества, как показано на рис. 2. Здесь имеются 4 сегмента по 9 логических блоков в каждом. Такая структура не требует выполнения процедуры перетрассировки, если резервный и дефектный блоки расположены на одной линии, вертикальной или горизонтальной, в пределах одного сегмента. В этом случае может быть использован «мозаичный» подход [18], позволяющий использовать резервный СЬБ для восстановления работоспособности соседнего по горизонтали или вертикали дефектного блока в пределах одного сегмента.
Tile
пгп- □ □ □ □ ч
□ □ □ р □ □
□ □ п □ □
□ □ □ 1
□ □ □ □ □ □1
□ □ □ □ □ з=и
Рис. 2. Структура БРвЛ с частичной сегментацией связей Интересным представляется также решение задачи, связанной с выбором стратегии восстановления, которая сводится к созданию протокола перепрограммирования БРОЛ. Здесь следует рассмотреть два метода частичного реконфигурирования. Первый позволяет определить ресурсы Л1ше1 ЛТ40К БРОЛ, которые должны быть перепрограммированы, используя пару управляющих регистров для выбора координаты конкретного блока в виде номера строки и столбца реконфигурируемого ресурса. После программирования новая конфигурация ресурсов может быть загружена в управляющие регистры. Данная стратегия
характеризуется незначительным временем исправления ошибки и высокой степенью детализации в процессе реконфигурирования кристалла. Второй метод, используемый компанией Xilinx, заключается в разделении на столбцы перепрограммируемых ресурсов, что может обеспечивать степень детализации (ячеистость - granularity) не хуже, чем в предыдущем случае.
Для устранения постоянной во времени неисправности в кристалле FPGA используется модель процесса восстановления работоспособности, которая представлена на рис. 3.
Шаг 1. Обнаружение неисправностей в FPGA. До начала реконфигурирования выполняется процесс их диагностирования. Тестирование неисправностей происходит с использованием самопроверяемых схем (self-checking circuits). Приложение, имплементируемое в FPGA, разделяется на части, к каждой из которых добавляется избыточность, в результате чего функциональный модуль становится самопроверяемой схемой относительно дефектов, которые могут возникнуть внутри модуля. Степень детализации, или глубина диагностирования неисправностей, определяется количеством CLB, подозреваемых в наличии дефектов. Их поиск осуществляется в процессе непрерывного и последовательного циклического тестирования структурных компонентов FPGA, каждый из которых представляет собой совокупность блоков, объединенных в область самотестирования (self-testing areas - STARs). В каждый конкретный момент выполняется проверка только одной области, которая выводится из штатного режима путем ее замены резервом, в то время как оставшаяся часть FPGA продолжает функционировать в нормальном режиме. После завершения процедуры тестирования одной области осуществляется реконфигурирование FPGA в целях функционального отключения следующей области, подлежащей тестированию, и возврата проверенного структурного компонента в штатный режим. Описанная процедура позволяет автоматически устранять перемежающиеся (transient) неисправности с помощью конфигурационной памяти FPGA, которая сохраняет информацию о тестируемой области. Поскольку кристалл постоянно реконфигурируется для тестирования очередного компонента функциональности FPGA, процедура диагностирования имеет высокую степень детализации или глубину поиска дефектов, определяемую не более чем 10 CLB. Недостатком метода является зависимость времени диагностирования дефекта от длительности цикла тестирования функциональных компонентов FPGA, которая задается множеством самопроверяемых областей FPGA, полученным на стадии тестопригодного проектирования. Кроме того, наличие задержки между двумя событиями - возникновением и обнаружением дефекта - может приводить к неверному диагнозу о работоспособности системы в определенный момент времени, что приводит к нежелательным последствиям для критических систем реального времени.
Шаг 2. Позволяет различить перемежающиеся и систематические (константные) неисправности. Когда устройство диагностирования фиксирует факт наличия дефекта, выполняется обновление конфигурационной памяти FPGA. Затем выполняется инициализация таймера, контролирующего MTBF (Mean Time Between Failures - средняя наработка на отказ), для различения перемежающихся и систематических неисправностей. Если две ошибки обнаружены в одном месте в течение интервала времени меньшего, чем MTBF, фиксируется факт наличия систематической неисправности с последующим выполнением шагов 3 и 4.
Шаг 3. В случае обнаружения систематической неисправности, выполняется ее диагностирование со степенью детализации лучшей, чем при разделении схемы на самотестируемые модули. Для поиска дефектного CLB может быть использован метод, предложенный в [21].
Шаг 4. Ремонт дефектного модуля CLB. Механизм восстановления работоспособности непос-
Нормальное функционирование
Шаг 4
Этап восстановления
Шаг 3
Диагностирование ошибки
Yes
No
MTBF - Средняя наработка на отказ
Сброс таймера
Шаг 2
Рис. 3. Алгоритм восстановления работоспособности FPGA
редственно зависит от архитектуры FPGA. При этом используются различные технологии в зависимости от возможностей частичной или динамической реконфигурации FPGA, а также от структуры битового потока для перепрограммирования кристалла и межсоединений: 1) Иерархическая модель предполагает формирование двух уровней избыточности. На нижнем выполняется разделение FPGA на клетки (tile) - подматрицы блоков CLB, в каждой из них создаются резервные блоки. На верхнем уровне дефектные клетки могут быть заменены резервными клетками, как показано на рис. 4.
!ефектный CLD
.11- Fi 1 ч щ -LI
Г ¡1- -F 'Г- -[ ]
[13-Е -Ё J-[ V- □ 3-[ ]
Ж____й □ Г':Т-- ■ i □ 1 ! □ □ 1-! 1 □
[ИЗ- -i -Г1' 1
1 I- =f= □ a i -й a i 1- я= й= 4 -1 Dl .—И
Рис. 4. Иерархическая модель восстановления работоспособности
2) Оптимальная модель предполагает, что резервные СЬБ могут быть использованы для восстановления работоспособности любого дефектного модуля цифровой системы на кристалле БРОЛ. При этом нет необходимости выполнять времязатратные процедуры перетрассировки (рис. 5).
Дефектный CLD
Spare CLB
Рис. 5. Оптимальная модель восстановления работоспособности
Данный подход инвариантен к структуре БРОЛ, но требует существенного времени восстановления работоспособности и дополнительного объема памяти для хранения предварительно скомпилированного битового потока (Ь^геаш), перепрограммирующего кристалл.
Резервный / столбец
Рис. 6. Модель с избыточностью
Использование bitstream является обязательным, поскольку процедура перепрограммирования может затрагивать все ресурсы FPGA. Следовательно, должен быть реализован полный алгоритм place-and-route. Данная процедура является времязатратной и не может быть выполнена в режиме on-line. Она реализуется во время компиляции проекта с использованием методов уменьшения размерности предварительно скомпилированного битового потока. 3) Модель с избыточностью оперирует матрицей блоков CLB, разделенной на столбцы, среди которых имеется один или несколько избыточных, используемых для восстановления работоспособности цифровой системы (рис.6). Если неисправность обнаружена в функциональном столбце, он маркируется как дефектный и заменяется резервным. Модель процесса позволяет выполнять частичное реконфигурирование структуры FPGA путем разделения bitstream, как это используется в кристаллах компании Xilinx. Процедура реконфигурирования выполняется в реальном масштабе времени. Также имеется возможность упростить, а значит - ускорить ее реализацию с помощью укрупнения детализации функциональных модулей. Недостаток - при обнаружении дефектного CLB другие исправные блоки, принадлежащие столбцу, также маркируются как дефектные и выводятся из функционирования. 4) Мозаичная модель. Здесь структура FPGA делится на клетки, содержащие резервные CLB, каждый из которых может восстановить один дефектный блок в рассматриваемой клетке (рис.7).
В процессе диагностирования определяется местоположение дефектной области с глубиной детализации выше, чем размер клетки (ячейки). Это дает возможность заменить дефектный CLB резервным элементом клетки. Реконфигурация клетки обеспечивает исходную функциональность на новой карте. Межсоединения по периметру клетки с остальной частью FPGA должны быть неизменными в процессе реконфигурации. Такой подход позволяет уменьшить время восстановления работоспособности цифровой системы после обнаружения дефекта. Запасные конфигурации генерируются на стадии проектирования и хранятся в памяти. Каждая клетка формируется как набор блоков CLB и межсоединений FPGA с помощью описания интерфейса, который определяет и обеспечивает связи с другими клетками кристалла. Использование интерфейса клеток позволяет не вовлекать другие компоненты в процесс реконфигурирования, уменьшая используемую память. Модель позволяет восстанавливать не только CLB, но и локальные дефектные межсоединения. Ошибки глобальных межсоединений требуют других подходов, поскольку они пересекают периметр клеток, делая их зависимыми друг от друга. Структура клетки зависит от межсоединений FPGA (рис. 7, а). Как правило, один из нескольких CLB, принадлежащих клетке, является резервным элементом. Остальные блоки используются в штатном режиме. При обнаружении неисправности клетка реконфигурируется путем исключения из функционирования дефектного блока. На рис. 7,б показаны структуры клетки, форма которых отличается от квадратной. В кристаллах Atmel FPGA используются диагональные межсоединения, для которых модель, представленная на рис. 7,б, является более предпочтительной [22].
□ П'1-Г11 -Ч; - □ =
:т- i-Е1 J- 'i-~E 3-[ !
1-Е и 1- =J а 1-4 □ 1-! Mr
□ [ ]-Е □ i-Е □ □ □ □
1-1 □ 1-1 □ т з-ft □ J-[I ■1-[ ]
= □ з i 1-If 1 a i □ а ш
а
S
S
S
б
Рис. 7. Мозаичная модель восстановления: а - клетка с одним резервным и одним дефектным CLB; б
- клетки разной формы
Иерархическая модель представляет собой наиболее общий случай восстановления работоспособности. Все остальные, описанные выше, могут рассматриваться как ее частные случаи. Оптимальная структура применима только на нижнем уровне иерархии, в то время как модель с избыточностью имеет резервные ресурсы только на верхнем уровне для замены дефектного столбца блоков. Мозаичная модель имеет избыточность на нижнем уровне иерархии, поэтому один из двух дефектных блоков, расположенных в одной клетке, является невосстанавливаемым. Для устранения данного недостатка следует использовать дополнительные резервные клетки.
При использовании двухуровневой архитектуры цифровой системы в кристалле FPGA вероятность ее исправного функционирования при наличии не более чем q дефектов, равного количеству резервных элементов, определяется выражением [20]:
Pnf (t) = Е (>üe (t)m-1(1 - Ptile (t))1, i=0
где m - общее число клеток в FPGA или блоков CLB в клетке; q - количество резервных клеток или блоков в каждой из них.
Для сравнения четырех моделей восстановления работоспособности SiP в [20] использовались матричная (квадратная) структура FPGA (число строк и столбцов равно 100) с резервом CLB, равным 25%. 1) Оптимальная модель: количество CLB, используемых в процессе функционирования системы, равно 7500, резервных элементов - 2500. 2) Мозаичное восстановление: каждая клетка (tile) включает 4 CLB, 3 из которых используются в процессе функционирования и один является резервным, количество клеток равно 2500. 3) Модель с избыточностью: количество столбцов равно 100, каждый столбец состоит из 100 CLB, 75 из которых используется в работе и 25 - резервные. 4) Иерархическая модель: количество клеток равно 2000, каждая из них содержит 5 CLB, 4 из которых - функциональные и один - резервный. Используется 1875 рабочих клеток и 125 резервных. Общее число резервных блоков CLB равно 2500.
Для малых значений интенсивности отказов надежность восстановления с избыточностью превосходит надежность ремонта на основе мозаичной модели. При увеличении интенсивности отказов надежность первого подхода резко падает ввиду ограниченного количества резервных элементов, а надежность второго - плавно уменьшается благодаря меньшей избыточности блоков CLB для восстановления работоспособности. Таким образом, существующие структуры восстановления работоспособности можно разделить на две группы: 1) Модели, ориентированные на замену единичного элемента (оптимальная и мозаичная). 2) Модели, ориентированные на замену группы дефектных элементов (иерархическая и модель с избыточностью).
Реализация рассмотренных в работе моделей восстановления работоспособности цифровых систем основана на выполнении времязатратной процедуры Place and Route или использовании управляющих регистров для оперативного реконфигурирования структуры FPGA в реальном масштабе времени в целях исключения из процесса функционирования дефектных блоков.
Список литературы: 1. WangF. Z., Wu S., HelianN., ParkerM. A., Guo Y., Deng Y., andKhare V. R. Grid-Oriented Storage: A Single-Image, Cross-Domain, High-Bandwidth Architecture // IEEE Transactions on Computers. 2007. P.474-487. 2. Hamdioui S., Gaydadjiev G. N., van de Goor A. J. The State-of-the-art and Future Trends in Testing Embedded Memories // Records IEEE International Workshop on Memory Technology, Design, and Testing, San Jose, CA, August 2004. 2004. P. 54-59. 3. Zhong Y., Dropsho S. G., ShenX., StuderA., Ding C. Miss Rate Prediction Across Program Inputs and Cache Configurations // IEEE Transactions on Computers. 2007. P. 328-343. 4. Memory Repair Primer - A guide to understanding embedded memory Repair options and issues. Logic Vision. 2007. 5. Shoukourian S., Vardanian V., Zorian Y. SoC Yield Optimization via an Embedded-Memory Test and Repair Infrastructure // IEEE Design and Test of Computers. 2004. P. 200-207. 6. YoungsL., ParamanandamS. Mapping and Repairing Embedded-Memory Defects // IEEE Design and Test of Computers. 1997. P. 18-24. 7. Zorian Y., Shoukourian S. Embedded-Memory Test and Repair: Infrastructure IP for SoC Yield // IEEE Design and Test of Computers. 2003. P. 5866. 8. HuangR., Chen Ch., Wu Ch. Economic Aspects of Memory Built-in Self-Repair // IEEE Design & Test. 2007. P. 164-172. 9. ChoiM., ParkN., Lombardi F., Kim Y. B., Piuri V. Optimal Spare Utilization in Repairable and Reliable Memory Cores // 2003 International Workshop on Memory Technology, Design and Testing (MTDT'03). 2003. P. 64-71. 10. OhlerPh., HellebrandS., WunderlichH.-J. An Integrated Built-In Test and Repair Approach for Memories with 2D Redundancy // 12th IEEE European Test Symposium (ETS'07). 2007. P. 91-96. 11. Kwang-Ting (Tim) Cheng. The Need for a SiP Design and Test Infrastructure // IEEE Design and Test of Computers. May-June, 2006. Р. 181. 12. PeterRickert, William Krenik. Cell Phone Integration: SiP, SoC, and PoP // IEEE Design and Test of Computers. May-June, 2006. Р. 188-195. 13. FSA SiP Market and Patent Analysis Report. FSA SiP Subcommittee // IEEE Design & Test of Computers. Vol. 24, Issue 2, March-April, 2007. Р. 184-192. 14. Lee Whetsel. System-in-Package Testing Using Existing IEEE Test Standards // International Test Conference 2001 (ITC'01). 2001. Р. 1167. 15. AjayKhoche. System-in-Package is Coming to Consumer Products: Is Test Ready? // Proceedings of the International Test Conference 2001 (ITC'01). 2001. Р. 1166. 16. Fontanelli A. System-in-Package Technology: Opportunities and Challenges // Quality Electronic Design, 2008. ISQED 2008, 9th International Symposium. March, 2008. Р. 589 - 593. 17. Lim S.K. Physical design for 3D system on package // IEEE Design & Test of Computers. Vol. 22, Issue 6. Nov.-Dec., 2005. Р. 532 - 539. 18. TummalaR.R., Madisetti, V.K. System on chip or system on package? // IEEE Design & Test of Computers. Volume 16, Issue 2. April-June, 1999. Р. 48 - 56. 19. Appello D., BernardiP., Grosso M., Reorda M.S. System-in-package testing: problems and solutions // iEEe Design & Test of Computers. Vol. 23, Issue 3. May-June, 2006. Р. 203 - 211. 20. Pontarelli S., OttaviM., Vankamamidi V., SalsanoA., Lombardi F. Reliability Evaluation of Repairable/Reconfigurable FPGAs // 21st IEEE International Symposium on Defect and Fault-Tolerance in VLSI Systems (DFT'06). October, 2006. Р. 227-235. 21. Wang S.-J., Tsai T. -M. Test and diagnosis of faulty logic blocks in FPGAs // IEEE Proceedings Computers and Digital Techniques. Vol. 146, Issue 2. March, 1999. Р.100 - 106. 22. PontarelliS., Cardarilli G.C., MalvoniA,. Ottavi M., Re M., Salsano A. System-on-chip oriented faulttolerant sequential systems implementation methodology // IEEE International Symposium on Defect and Fault Tolerance in VLSI Systems. Oct., 2001. Р. 455 - 460. 23. Ross R., Hall R. A FPGA Simulation Using Asexual Genetic Algorithms for Integrated Self-Repair // Adaptive Hardware and Systems, 2006. AHS 2006. First NASA/ESA Conference on Volume. Issue 15-18 June 2006. Р. 301-304. 24. SubhasishMitra, Huang W.-J., SaxenaN.R., YuS.-Y., McCluskeyE.J. Reconfigurable architecture for autonomous self-repair // IEEE Design & Test of Computers.May-June, 2004. Vol. 21, Issue 3. Р. 228- 240. 25. Koal T., Vierhaus H. T. Basic Architecture for Logic Self Repair // 14th IEEE International On-Line Testing Symposium. 2008. P. 177-178. 26. KotheR., VierhausH.T., Coym T, Vermeiren W, StraubeB. Embedded Self Repair by Transistor and Gate Level Reconfiguration // IEEE Design and Diagnostics of Electronic Circuits and Systems. 2006. P. 208-213. 27. Mange D., SipperM., StaufferA., Tempesti G. Toward self-repairing and
self-replicating hardware: the Embryonics approach // Evolvable Hardware, Proceedings of the Second NASA/DoD Workshop. 2000. P. 205-214. 28. SubhasishM.; Huang W.-J., SaxenaN.R., Yu S.-Y., McCluskey E.J. Reconfigurable architecture for autonomous self-repair // IEEE Design & Test of Computers.- Volume 21, Issue 3. May-June, 2004. P. 228-240. 29. MicleaL., SzilardE., BensoA. Intelligent agents and BIST/BISR -working together in distributed systems // Proceedings of the Test Conference. 2002. P. 940-946. 30. Rashad S. Oreifej, Carthik A. Sharma, Ronald F. DeMara. Expediting GA-Based Evolution Using Group Testing Techniques for Reconfigurable Hardware // Reconfigurable Computing and FPGA's, 2006. ReConFig 2006. IEEE International Conference. Sept., 2006. P. 1-8. 31. AnandD., Cowan B., Farnsworth O., Jakobsen P., OaklandS., OuelletteM.R., Wheater D.L. An on-chip self-repair calculation and fusing methodology // IEEE Design & Test of Computers. Volume 20, Issue 5. Sept.-Oct., 2003. P. 67-75.
Поступила в редколлегию 14.12.2008 Литвинова Евгения Ивановна, канд. техн. наук, доцент кафедры технологии и автоматизации производства РЭС и ЭВС ХНУРЭ. Научные интересы: алгоритмизация задач автоматизированного проектирования электронных вычислительных средств, автоматизация диагностирования и встроенный ремонт компонентов цифровых систем в пакете (SiP). Адрес: Украина, 61166, Харьков, пр. Ленина, 14, тел. 70-21-421.
УДК 681.5:69:621:039
А.Д. ТЕВЯШЕВ, Д.А. ЗОЛОТАРЕВ
ОБ ОДНОМ МЕТОДЕ РЕШЕНИЯ ЗАДАЧИ ОПТИМИЗАЦИИ ПЛАНОВЫХ РЕЖИМОВ ТРАНСПОРТА И РАСПРЕДЕЛЕНИЯ ПРИРОДНОГО ГАЗА В ГОРОДСКИХ ГАЗОРАСПРЕДЕЛИТЕЛЬНЫХ СЕТЯХ
Рассматривается математическая постановка задачи оптимизации плановых режимов транспорта и распределения природного газа в многоуровневых газораспределительных сетях и метод ее решения. Данная задача относится к классу многокритериальных задач математического программирования с алгоритмически заданной недифференцируемой целевой функцией, алгоритмически заданными недифференцируемыми критериальными ограничениями, нелинейными ограничениями в виде равенств при двусторонней ограниченности переменных. Используются три модифицированных метода: деформируемого многогранника Нелдера-Мида; гидравлического расчета газораспределительных сетей; метод статистической линеаризации системы неявно заданных функций.
1. Введение
В работе [1] была приведена математическая постановка задачи оптимизации плановых режимов транспорта и распределения природного газа в многоуровневых газораспределительных сетях (МГРС) в виде многокритериальной задачи нелинейного стохастического программирования и получен ее детерминированный эквивалент.
В настоящее время не существует общих методов решения задач такого типа. Специфической особенностью этой задачи является ее огромная размерность, особенно для газораспределительных сетей низкого и среднего давления. Это обстоятельство исключает возможность ее непосредственного решения.
Целью данного исследования является разработка эффективного метода решения поставленной задачи, основанного на декомпозиции исходной задачи на k (где k - количество уровней газораспределительной сети) однотипных задач оптимизации, которые решаются последовательно, начиная с нижнего уровня. Координация оптимальных решений между (k + 1)-м и k-м уровнями осуществляется путем учета условий согласования параметров газовых потоков, определяемых математическими моделями регуляторов давления (ГРП, ПРП) и дополнительными условиями, характеризующими качество функционирования газораспределительной сети в зоне нагрузки соответствующего регулятора давления.
Для достижения поставленной цели решается задача оптимизации режима транспорта и распределения природного газа на каждом из k уровней МГРС. Это осуществляется на
