CC BY
23
УДК 681.3
Т.В. ГЛАДКИХ, НТУ “ХПИ” (г. Харьков),
С.Ю. ЛЕОНОВ, канд. техн. наук, НТУ “ХПИ” (г. Харьков)
СИСТЕМА Я-ЗНАЧНОГО МОДЕЛИРОВАНИЯ ДЛЯ ИССЛЕДОВАНИЯ ПЕРЕКЛЮЧАТЕЛЬНЫХ ПРОЦЕССОВ В ЦИФРОВЫХ УСТРОЙСТВАХ
У роботі розглядається система Х-значного моделювання, яка застосовує математичний апарат Х-значних диференційних рівнянь з затримками, і яка дозволяє в залежності від необхідної точності досліджувати пристрої обчислювальної техніки з застосуванням різних режимів їх моделювання
In work the system of Х-Value modelling using the mathematical method of the Х-Value differential equations with delay and allowing to depend with required accuracy to analyse devices of computer equipment to use various modes of their modelling is considered.
Постановка проблемы. Обзор существующих систем проектирования показывает, что несмотря на большой диапазон используемых методов проектирования они не позволяют выполнить исследование работоспособности устройств на уровне, соответствующем сложности современной элементной базы.
Это объясняется тем, что в них отсутствует возможность исследования переходных процессов переключения логических сигналов с получением соответствующих количественных оценок, учета совместного анализа функционального, топологического и электрического проектирования, а также учета влияния разброса технологических параметров микросхем и связанных с ним величин задержек сигналов на работоспособность всего устройства в целом. Все это требует разработки новых подходов и методов автоматизированного проектирования.
Одним из методов, позволяющих частично устранить указанные недостатки анализа вычислительных устройств, является метод моделирования цифровых устройств на основе математического аппарата Х-значных обыкновенных дифференциальных уравнений [1]. Он позволяет учитывать динамику фронтов переключения логических сигналов, однако не позволяет описывать элементы с памятью, поскольку для описания таких элементов необходимо располагать полной информацией обо всех его внутренних состояниях, приводящих к получению выходного сигнала, за период времени, определяемый задержкой моделируемого элемента. Кроме того, применение моделей на основе систем Х-значных обыкновенных дмфференциальных уравнений не позволяет исследовать сложные современные устройства с учетом разброса параметров микросхем и анализа влияния на работоспособность устройств сигналов, длительность переходного
процесса переключения которых существенно больше длительности фронтов переключения сигналов моделируемой элементной базы.
Анализ литературы. Известно, что при моделировании сложных устройств всегда существует опасность появления временного рассогласования входных сигналов элемента, которое может привести к появлению ложного сигнала на выходе логического элемента - динамические и статические риски сбоев [2 - 4]. Различные САПР в зависимости от заложенных в них методов моделирования по-разному индицируют появление такого рода ситуаций. При этом двоичные методы моделирования оказываются несостоятельными при анализе не только динамических, но и статических рисков сбоев. Так, при моделировании устройства со статическим риском сбоя в системе OrCAD-9.2 [5], в случае подключения ко входам устройства цифровых источников сигнала, используется метод булевого моделирования, который не дает возможности корректно оценить опасность такого сбоя в силу ограниченности входного алфавита. И даже использование пятизначного моделирования [6], которое возможно в системе OrCAD-9.2 не позволяет проанализировать схему устройства на предмет выявления при его моделировании различных сбойных ситуаций, которые могут быть вызваны временным рассогласованием входных сигналов. Следует отметить, что в системе ORCAD-9.2 имеется режим моделирования с разбросом величин задержек используемых элементов, которое выражается в виде индикации диапазона возможного начала и конца срабатывания элемента. Однако, моделирование устройств в этом режиме возможно только при использовании стандартных элементов библиотеки этой системы и оказывается несостоятельным при моделировании сложных иерархических схем, что требует разработки новых методов моделирования и систем их реализующих. Значительно больше возможностей имеется при исследовании работоспособности вычислительных устройств с помощью ^-значного моделирования [7, 8]. Однако сложности, возникающие при использовании ^-значных моделей, приводят к очень ограниченной области их применения. В этом смысле достаточно перспективным является использование метода моделирования вычислительных устройств на основе систем обыкновенных ^-значных дифференциальных уравнений и, в частночти, ^-значных дифференциальных уравнений с запаздыванием [9].
Цель статьи. Разработка новых математических моделей элементов вычислительной техники на основе теории обыкновенных ^-значных дифференциальных уравнений с запаздыванием, позволяющих более точно исследовать устройства вычислительной техники.
Реализация особенностей системы Ж-значного моделирования. В
разработанной системе автоматизированного проектирования на основе ^-значного дифференциального исчисления общая модель элемента цифровой вычислительной техники, который может содержать в своем составе М
логических внутренних узлов, каждый из которых имеет один выход и N входов (у = 1, М), задается структурой, приведенной на рис. 1. Основным блоком данной структуры является блок 1, который предназначен для решения системы Х-значных обыкновенных дифференциальных уравнений с запаздывающим аргументом, описывающей функционирование данного элемента:
ттх у Ц: )
----^-----= / (и вых у (*, -1), и _ у (Г, - Б у ), и вх у1 (Г, - Б у ),
и ж у2(*1 - Бу ), •", и вх у^ (*1 - Бу ), X у = 1 М; ^ * 0 ,
Жвых у() „ т т , Л
где -------------значение производной выходного сигнала ивых у (*■) у-го
Ж, у
внутреннего узла в момент £■; и^1Ху(*, -Бу),и^-Бу), •••,^^(*, -Бу)
- модифицированные значения у-го выходного сигнала ив^1х у (*, - Б у) и N -число входных сигналов ивх у1(*, - Б у), •••, ивх уЫ, (*,- - Б у) элемента в момент времени (*, - Б у); Б у - задержка у-го логического узла элемента.
Наличие запаздывающего аргумента предоставляет возможности описания и моделирования элементов с обратными связями, таких как, например, элементы с памятью. При этом величина запаздывания не обязательно должна иметь некоторое единственное значение. Для различных внутренних логических узлов элемента она может принимать различные значения, которые, в свою очередь, также могут варьироваться в пределах от минимальной 4_мин до максимальной 4_макс величины задержки элемента, что обеспечивает моделирование элемента с плавающими задержками его внутренних узлов.
Для получения решения системы Х-значных дифференциальных уравнений с запаздыванием на каждом ■-м шаге моделирования (момент времени и) необходимо располагать значениями всех входных и выходных сигналов на временном интервале длиной Б,, предшествующем текущему моменту времени.
Значения запаздывающих входных и выходных сигналов, вычисленных для временного интервала [и - Б, и ], хранятся в совокупности буферов ВВЬК
выходных значений С/выху (блок 3) и буферов В^ (ж = 1, Му) значений
входных сигналов ивх ук (блок 2) каждого у-го внутреннего логического узла
элемента. Размеры буферных элементов определяются параметрами задержек внутренних логических узлов.
Рис. 1. Структура логического элемента
До начала моделирования эти буферы должны быть заполнены таким образом, чтобы обеспечить дальнейшее корректное функционирование элемента, что особенно необходимо для элементов с обратными связями.
В связи с этим, в структуру элемента введен блок, выполняющий инициализацию элемента (блок 4), которая заключается в определении размеров (задаются задержками Б, внутренних логических узлов) и начальном заполнении буферов входных и выходных сигналов на интервале времени [*0, *0 + Бу] согласно функциям инициализации фу(*■) и ууж(*■) для каждого
у-го (у = 1, М) выходного и у^-го (w = 1, N у ) входного сигнала:
ивыху (и, - Бу ) = фО (и, X и, 6 [иО , иО + Бу ];
ивху«(и,- Б) = у0^, и, 6 [иo, ио + Бу]; у 1 M,
где ивых у (*, - Б у) и ивх уw (* - Б у) - значения у-го выходного и jw-го входного
сигналов в момент времени (/,■ - Б у) при 6 [t0, *0 + Бу ] .
Перед поступлением на блок решения системы Х-значных
дифференциальных уравнений (блок 1), значения входных и выходных сигналов могут быть изменены в зависимости от мощности переключения элементов.
Этот анализ выполняется в блоке вычисления мощности входных и выходных сигналов (блок 5). На его вход поступают сигналы, смещенные по отношению к текущему моменту времени ^ на задержку Бу внутреннего логического узла элемента, снимаемые с входных и выходных буферных элементов, а с выхода снимаются уже их модифицированные, с учетом мощностного анализа, значения. Работа блока 6 заключается в выполнении следующих этапов:
1) вычисление мощностей £4х (у = 1, М) и К1 (w = 1, NJ )
переключения всех логических сигналов ивых у (*, - Б у) и ивх уw (* - Б у),
поступающих на входу-го внутреннего логического узла элемента для момента времени смещенного на величину задержки Бу;
2) сравнение вычисленной мощности переключения с пороговой
величиной Ер;
3) получение модифицированных значений сигналов и'шх у (*, - Б у) и и'вхум, (*, - Бу). Дляу-го выходного сигнала имеем:
ивых у (^г - ) -
ивых у (и - X если ^вЫх (и - ) < Ер, у -1,М;
X - 1, есЛи С 0. - О у ) > ) , в , & - О у ) - 0
у -1, М;
0, если (^вЫх (/. - О.) > Ер), и* _ в у (/,. - О,) - X -1
у -1, М,
где ЕвЫх (/. - О.) - накопленное значение мощности переключения у-го выходного сигнала на момент времени - Оу-):
0, ив^:ху (1, - Б}.) е {0, X -1}, I, > 0;
ку (I. - п ) -
Евых (1г п] )
X [и вых J (Ь )( и~тах - и^) + и~т1п х (X - 1)] 2
ивых! (I, -п}) е{0, К-1}, 1г > 0;
0, если I - 0,
а *•£ в у шитуш ни 1и^.1и лд.^^у^^&.ч/^лд.ч/л ч/ ^нхи! J 1 V иих^м/^иих V/
сигнала из одного устойчивого состояния в другое:
\г, - Пу), и вых! (I, - Пу) е {0, К -1}, I, > 0;
^ _ в у , и вых у (1г - П! ) ^ {0, К - 1}, ^ > 0;
- Ву , I, - 0;
где и^ ву (?;■ - О у) - установившиеся значения у-го выходного сигнала, зафиксированное перед началом переходного процесса:
и
_ в у
(I, - В,) -
| ивых у С1, - Ву X если (ивых у И, - В у ) е {0, К -1};
1 и41 _ в у (!, - Ву - ^ если (и вых у (!, - Ву ) ^ {0, К-1};
Ust _ в у (?0 - Оу - 1) - 0
Аналогичные выражения описывают получение модифицированных входных сигналов и'вх ук (^ - О у).
Для обеспечения моделирования с плавающими задержками в структуру, приведенную на рис. 1, включается блок формирования множеств Т
допустимых величин задержки у-го логического узла элемента (блок 7). При этом требуемая точность анализа определяется сигналом СМ_Т, согласно которому формируется указанное множество:
- если Ctrl _ T = 0, то T3j = {t3 тип} - множество всех значений задержек сводится к типовой задержке элемента;
- если Ctrl _T = 1 , то тз. = 4_тип ^_макс} - множество Тз j
содержит типовую, минимальную и максимальную величины задержки;
- если, Ctrl _ Т = 2, то множество Т3 содержит три элемента,
определяемые в соответствии с нормальным законом распределения случайной величины T - отклонения задержки от ее типового значения (середины трех непересекающихся участков, на которые разбивается интервал [-At, At], таких, что верояности попадания на любой из них равны между собой и равны 1/3) Тз = Round (t3 тип - QAt), t,,^ ^^Round (^ тип + QAt)}, где
Round (х) - функция округления числа х до ближайшего целого
значения; At = (^ макс - tз тип); C1 - постоянная величина, определяемая
нормальным законом распределения случайной величины T, такая, что 0 < С < At;
- если Ctrl _ T = 3, то множество возможных значений задержек, полученное при Ctrl _ T = 2, дополняется двумя промежуточными значениями - границами соответствующих участков: Round^ тип + C2At), (0<C2<Ci),
^_мин и ^_макс ( Тз = - At) , RoUnd(tз_тип - C1At) ,
Round^^ - C2 At), tз_тип, Round^^ - C2 At), Round^^ - Cl At),
Round^™ -At)});
- если Ctrl _ T = 4, то множество T содержит кроме типового значения еще и задержки элемента, отклоняющиеся от tз тип на величину т, равную
длительности его переходного процесса переключения из одного устойчивого состояния в другое (T.. ^Round^^-T), tз_1Ип, Round^^T)} ).
Помимо вышеописанных блоков, структура обобщенного элемента (рис. 1) содержит также блок 6 коммутации n входных сигналов элемента и M выходных сигналов внутренних логических узлов. Блок предназначен для формирования совокупностей входных сигналов для всех внедренных элементов. В зависимости от особенностей функционирования
проектируемого устройства и требований, предъявляемых к проводимому анализу их работоспособности в разработанной системе на основе Х-значного дифференциального исчисления, можно использовать как полную модель элемента, так и ее отдельные частные виды, выбор которых определяется выбранным режимом моделирования. В разработанной САПР выделяется четыре основных режима моделирования, которые задаются параметром R, принимающем значение на множестве {1, 2, 3, 4}: 1) режим моделирования,
связанный с описанием функционирования элементов Х-значными дифференциальными уравнениями с запаздыванием; 2) режим моделирования, связанный с описанием функционирования элементов Х-значными дифференциальными уравнениями с запаздыванием и учетом мощности переключения входных и выходных сигналов; 3) режим моделирования с «плавающими» задержками при использовании описания функционирования элементов Х-значными дифференциальными уравнениями с запаздыванием;
4) режим моделирования с «плавающими» задержками и учетом мощности переключения входных и выходных сигналов при использовании описания функционирования элементов Х-значными дифференциальными уравнениями с запаздыванием. В зависимости от выбранного режима моделирования происходит видоизменение структуры элемента. При выборе режима Я = 1 в структуре элемента, приведенной на рис. блок мощностного анализа (блок 5) работает как передаточный буфер - значения сигналов, поступающих на его вход, без изменения передаются на блок 1. Кроме этого, блок 7 формирует множество Т только из одного элемента Тзі = {з тип}. В режиме Я = 2
полностью функционирует блок мощностного анализа, что позволяет выполнить моделирование элемента с учетом мощности переключения входных и выходных сигналов, при этом в качестве задержек элементов используются только их типовые значения. В случае выбора режима Я = 3 элемент представляется полной структурой, в которой, однако, не функционирует блок 5 мощностного анализа - сигналы на выходе блока полностью соответствуют сигналам на его входе. При выборе четвертого режима моделирования (Я = 4) все блоки, входящие в структуру (рис. 1) находятся в рабочем состоянии, что позволяет выполнить комплексный анализ работоспособности устройства с использованием всех возможностей, заложенных в разработанную структуру логического элемента.
Показать моделирование элемента в САПР на основе Х-значного дифференциального исчисления можно на примере Т-триггера (рис. 2).
Рис. 2. Структурная схема триггера
Система к-значных дифференциальных уравнений, описывающих его функционирование, имеет вид:
dF1(ti) 1 , , , , / \ ,
—^ = — ((К -1) (-) к тш^4 (і. - Д), F2 І - Д)) (-)к Fl'(tI. -1));
^і 1 &
^ ((К -1) <-) к тіп(С ^ - Д), ^ - Д)) (-)к ^2 (г. -1));
dti 1 &
((К -1) (-)к тіп(С'(ti - Д), F2 (и - Д), F’ (і. - Д)) (-)к
^I 1 &
, (-> кFз(tI -1));
= -^((к-1) (-)к min(Fз'(tI -Д), Мб’(и - Д)) (-)к F4(г. -1));
^і 1 &
dQ^ = ^ ((к -1) (->к тВД (г, - Д), мд'(^ - Д)) (-)к д% -1));
dti 1 &
dМQ^ = -^((к -1) (-)к min(F3 (г. - Д), б'(и - Д)) (->к Мб'(г. -1)); dti 1 &
при г, > 0,
) dF4 (їі)
где —1——, ..., —4—— - значения производных промежуточных сигналов
&г & і
) ^№(*г)
F(ї), •••, ^(^) в момент времени і.; ----— и ------------г---значения
производных сигналов б(їг) и Мб(ґі) для прямого и инверсного выходов Т-триггера; F4(г, -Д),F2'(г, -Д),С (г, -Г2),_,д(г, - Гб) - измененные значения
входного сигнала синхронизации, промежуточных и выходных сигналов в моменты времени (г, - Д), (г, - Г2),___________, (г, - Гб); Д - задержка у-го
логического элемента Т-триггера (у = 1, 6).
Модификация всех сигналов элемента выполняется по аналогии с (3), а инициализация элемента до этапа моделирования (на интервале [0, Б]) соответствует установке следующих значений:
С (г, - Д) = С (г, - Д) = 0; ^(г, - Д) = к -1;
F1(ti - Г»,) = F1(ti - Д) = F1(ti - Д) = к -1; Fъ(ti - Д) = Fъ(ti - Д) = к -1;
F4(ti - Д) = F4(ti - Д) = 0; б(г, - Гб) = 0; м<д(гі - Д) = м<д(гі - Д) = к -1;
Такая начальная установка сигналов гарантирует дальнейшее корректное функционирование триггера. Рассмотрим моделирование элемента в четырех режимах моделирования. Для режима моделирования Я = 1 были выбраны два
способа подачи единственного входного сигнала элемента - сигнала синхронизации С: три импульса длиной 60 нс и длительностью переходного процесса 3 нс (временные диаграммы на рис. 3), и два импульса длиной 100 нс и длительностью переходного процесса 50 нс (рис. 4).
Рис. 3. Временные диаграммы функционирования триггера
Рис. 4. Временные диаграммы функционирования триггера при медленно меняющемся фронте сигнала С
Как видно из рис. 3 и 4, триггер на начало моделирования установлен в единичное состояние (на выходе б устанавливается состояние «логической»
единицы, которое квантуется уровнем 6 при значности К = 7, а на выходе N6 -состояние «логического» нуля).
Рассмотрим рис. 3: каждому положительному перепаду сигнала С, начало которых соответствует 215 нс, 335 нс и 455 нс соответствует переключение триггера в противоположное состояние через задержку, определяемую задержками внутренних логических узлов элемента. Так, при задержке внутреннего узла 15 нс начало первого переключение выхода N6 триггера приходится на 245 нс, а выхода прямого б - на момент времени 260 нс.
На рис. 4 длительность переходного процесса сигнала синхронизации существенно превышает величину задержки внутреннего узла элемента. Это приводит к сбойной работе триггера, которая выражается в том, что при первом положительном перепаде С, приходящемся на интервал [145 нс, 195 нс], прямой и инверсный выходы триггера не переключаются в устойчивое состояние «логического» нуля и «логической» единицы. На выходах б и N6 элемента будут наблюдаться колебательные процессы на интервале [220 нс, 380 нс] относительно уровней «1» и «5» соответственно.
Режим моделирования Я = 2 (моделирование с учетом мощностного анализа) продемонстрирован на рис. 5.
Simulation Chart
File Modeling View Help
& LA 7 Пр-is |M ^ -O ®.g E |20 H |16 1 1“ H J
& tn nifs И|[в |™ -о ®-g ё J
________________________ С __________________________
80 100 120 140 160 180 200 220 240 260 280 300 320 340 360 380 400 420 440
_____________________________________________0 ________________________________________________________________________________________________________________________
:[...........................................^.....................................................;.........................И.................І.........^
80 100 120 140 160 180 200 220 240 260 280 300 320 340 360 380 400 420 440
. ___________________________________________N0____________________________________________
:[..................................../.......................................... ....................................................Ч................................
80 100 123 140 100 130 200 220 240 200 200 300 323 343 330 303 433 423 443
'I I
Рис. 5. Временные диаграммы функционирования триггера при медленно меняющемся фронте сигнала С в режиме моделирования Я = 2
В соответствии с этим рисунком на вход триггера поступает такой же по форме сигнал синхронизации, как и в предыдущем примере (рис. 4), однако, в виду того, что при моделировании во 2-м режиме учитывается мощность переключения сигнала и через 15 нс после начала переключения С из уровня «0» в уровень «6» мощность его переключения превышает пороговую величину. Это приводит к переключению триггера в нулевое состояние:
сигнал N6 в 175 нс начинает переключаться в уровень «6», а сигнал на прямом выходе элемента б - в состояние «0» в 190 нс. Таким образом, с учетом мощности переключения время переключения сигнала С из одного устойчивого состояния в другое составляет 15 нс, что не превышает задержек внутренних логических узлов и гарантирует бессбойное функционирование триггера.
Результаты моделирования элемента в режиме с «плавающими» задержками (Я = 3) приведены на рис. 6. В качестве входного сигнала синхронизации выбран сигнал из первого примера (рис. 3). Как видно из рис. 6 моделирование с переменными величинами задержек элемента может привести к появлению сбойных ситуаций на выходе элемента, связанных с увеличением задержек по выходам элемента до 4_макс при сохранении
частоты входного сигнала С. Если же уменьшить частоту входного сигнала (увеличить длительность импульса до 80 нс) триггер функционирует без сбоев при всех наборах возможных значений внутренних логических узлов элемента, выбираемых из множества {з мин, /тип, /з макс}. Аналогично может быть
продемонстрирован и режим моделирования, соответствующий полному анализу работоспособности проектируемого устройства.
Рис. 6. Временные диаграммы функционирования триггера при длительности импульса сигнала С 50 нс в режиме моделирования Я = 3
Выводы. Приведенные результаты дают основание утверждать, что разработанная для САПР на основе K-значного дифференциального исчисления модель элемента позволяет более полно исследовать работоспособность проектируемых вычислительных устройств, при этом точность исследования отдельных частей схемы может варьироваться разработчиком в зависимости от требований к проводимому анализу. При этом разработаны новые K-значные модели, описывающие функционирование базовых логических элементов, элементов с обратными связями, с возможностью анализа их при моделировании мощности переключения логических сигналов и «плавающих» задержек, а также выполнена автоматизация диагностики результатов моделирования при выявлении статических и динамических рисков сбоев.
Список литературы: 1. Дмитриенко В.Д., Корсунов Н.И., Леонов С.Ю., Гладких Т.В.
Использование аппарата производных К-значных функций для моделирования вычислительных устройств // Электронное моделирование, 1997. - Т. 19. - № 2. - С. 19-27. 2. Воробьев Н.В. Риски сбоя в комбинационных схемах // Chip News. - 1998. - №2. - С. 26-30. 3. Devereux B., Chechik M. Edge-Shifted Decision Diagrams for Multiple-Valued Logic // Journal of Multiple-Valued Logic and Soft Computing .- 2003. - Vol. 9. - № 1. - P. 75-87. 4. Алексеенко А.Г. Основы микросхемотехники. -М.: Бином, 2002. - 448 с. 5. Разевиг В.Д. Система проектирования цифровых устройств OrCAD. -М.: Солон, 2000. - 1б0 с. б. Грошев Д.Е. Макуха В.К. Применение пакета OrCAD для компьютерного проектирования электронных схем. - Новосибирск: Изд-во НГТУ, 1999. - 64 с. 7. Acevedo P. C., Rosenberg I G., Simovici D.A., Stojmenovic I. Boolean Completeness in MultipleValued Set Logic // Journal of Multiple-Valued Logic and Soft Computing. - 2003. - Vol. 9. - № З. -P. 153-167. 8. Hiromitsu K., Takahiro H.M. Multiple-Valued Logic-in-Memory VLSI Using MFSFETs and its Applications // Journal of Multiple-Valued Logic and Soft Computing. - 2003. - Vol. 9. - № 1. -P. 45-71. 9. Гладких Т.В. Система K-значного иерархического моделирования сложных устройств // Вісник НТУ "ХПІ". Збірник наук. праць. Тематичний випуск "Інформатика і моделювання".- X.: НТУ "ХПІ", 2003. - № 19. - С. З4-37.
Поступила в редакцию 25.10.2005
