Методика проведения оперативного анализа электрических и временных параметров цифровых КМОП элементов и СБИС на их основе Текст научной статьи по специальности «Электротехника, электронная техника, информационные технологии»

УДК 621.382

МЕТОДИКА ПРОВЕДЕНИЯ ОПЕРАТИВНОГО АНАЛИЗА ЭЛЕКТРИЧЕСКИХ И ВРЕМЕННЫХ ПАРАМЕТРОВ ЦИФРОВЫХ КМОП ЭЛЕМЕНТОВ И СБИС НА ИХ ОСНОВЕ

© 2012 В.М. Дьяконов, Н.В. Семученков, В.С. Тараканов, Д.П. Фролов,

А.В. Коршунов

Национальный исследовательский университет «МИЭТ», г. Москва

Поступила в редакцию 22.03.2012

В статье приведена методика оперативного расчета электрических и временных параметров цифровых схем, спроектированных на основе КМОП транзисторов. Рассматриваемая методика основана на замещении функционально-различных логических элементов (ЛЭ) их макромоделями. Макромодель («эквивалентный инвертор») характеризуется определенным набором параметров, значения которых определяются относительно замещаемого ЛЭ. Исходными данными при расчёте являются не физические параметры транзисторов, на основе которых спроектирован ЛЭ, а задержка инвертора в цепи каскадно-соединенных инверторов с идентичными топологическими параметрами и емкостные параметры транзисторов. Предлагаемая методика существенно упрощает процедуру оперативного определения параметров цифровых КМОП схем.

Ключевые слова: КМОП СБИС, логический элемент, моделирование, электрические параметры, макромодель, инвертор, цифровой элемент

Традиционным методом расчета электрических параметров элементов с применением САПР на этапе схемотехнического проектирования является моделирование с использованием SPICE-симулятора или других SPICE-подобных программных продуктов (Hspice, Spectre и др) [1, 2]. Алгоритм работы подобных симуляторов сводится к определению состояний (значений токов, напряжений) в узлах схемы в ограниченном количестве моментов времени. Переходные процессы при этом моделируются путем решения систем дифференциальных уравнений в каждый момент времени. Промежуточные состояния (между моментами времени, для которых проведен расчет) получают посредством интерполяции. Данный алгоритм и принцип расчета параметров ЛЭ имеет существенный недостаток -значительные затраты машинного времени. Принимая во внимание эффекты второго порядка в полупроводниковых устройствах, и, как следствие, сложность решения систем дифференциальных уравнений, становится очевидным, что данный процесс моделирования может быть достаточно длительным.

При проектировании сложных цифровых схем с известными допусками на значения высоких

Дьяконов Владимир Михайлович, кандидат технических наук, доцент. E-mail: dicd@miee.ru

Семученков Николай Васильевич, младший научный сотрудник. E-mail: dicd@miee.ru

Тараканов Владимир Сергеевич, младший научный сотрудник. E-mail: tarvs@ya.ru

Фролов Дмитрий Петрович, аспирант. E-mail: dmitryfrol@gmail. com

Коршунов Андрей Владимирович, старший преподаватель. E-mail: korshun@gmail.com

и низких уровней напряжения для входных и выходных сигналов, зачастую, в отличие от аналоговых устройств, можно пренебречь достоверностью расчета переходных процессов. Таким образом при разработке цифровых устройств необходимо обеспечить допустимый компромисс между точностью моделирования (переходных процессов) и затратами временных ресурсов на разработку. Приемлемое снижение требований к точности расчета схем позволяет на этапе их моделирования переходить от транзисторного представления ЛЭ к более высоким уровням представления. Ниже рассматривается методика оперативного определения временных и мощно-стных параметров блоков КМОП СБИС и проведения их функциональной верификации, основанная на замещении логических элементов их макромоделями [3, 4].

Оперативный анализ параметров блоков КМОП СБИС. При разработке КМОП БИС часто необходимо проводить оценку и оптимизацию используемой архитектуры и схемно-конструктивных решений путем «быстрого» оперативного анализа, но с приемлемой точностью. Проведение анализа и расчета многокаскадных КМОП схем на основе аналитической модели транзистора c физическими параметрами (пороговое напряжение, подвижность носителей, коэффициент влияния подложки и другие) не представляется возможным из-за сложности выражений, описывающих переходные процессы [2]. Для упрощения расчета цифровых схем на уровне логических элементов с незначительной потерей в точности целесообразно использовать макромодели ЛЭ - замещать ЛЭ «эквивалентными» инверторами (ЭИ).

Исходными данными при расчёте являются базовая задержка инвертора и емкости затворов, стоков и истоков транзисторов. Порядок расчёта состоит в следующем:

- замещение многокаскадной исходной схемы ЛЭ на цепочку с таким же числом каскадом ЭИ;

- определение параметров замещения ЛЭ на ЭИ;

- определение ширин каналов транзисторов ЭИ;

- определение ширин каналов транзисторов ЛЭ.

Расчет задержки распространения сигнала в каскадно-соединённых инверторах. Задержка распространения сигнала в инверторе определяется выражением:

йи

сн ик

* ■ Г -

зад Жп и /«■ I -I /

п и Н Р п

(1)

*(+) = * (-) зад зад

(2)

а ■ I >>I р п

при ивх<и„е

(здесь ивх - напряжение

можно считать, что

а 1 р << 1п при ивх>ипер

на входе инвертора, ипер - напряжение переключения инвертора. Поэтому, используя (1), условие (2) можно представить в виде

и и

пер = пер йи ин а^ 1 ' ик I,

Из (3) получаем:

(3)

и и

пер йи , пер йи

а= Г —/ г —

ин 1р ик 1п

(4)

сигнала и минимальна при tф<вх)=0, поскольку один из членов знаменателя в (1), равен 0. Суммарная задержка п каскадно соединенных инверторов (рисунок 1) зависит от соотношения длительности фронтов входного и выходного сигналов ^ф1-<вс>, tф/вых)) каждого инвертора.

Можно показать, что задержка распространения сигнала в цепочке из п инверторов минимальна при:

(вх) _ (вых)

фг фг

т.е., когда задержки отдельных инверторов равны, определяется выражением

п

<вх)—г

где: СН - нагрузочная емкость инвертора; Жп -

ширина канала транзистора п-типа; 1 р, ^ - токи

стока транзисторов п и р-типа с шириной канала равной единице; ин, ик - начальное и конечное напряжения при перезаряде емкости Сн. От коэффициента а=ЖР/Жп (Жр - ширина канала МОП транзистора р-типа) зависит соотношение задержки положительного и отрицательного сигналов и коэффициент а целесообразно выбирать из условия:

Тзад * задг п 1задг 1 = 1

(5)

где ^ад7 - задержка распространения 7-го инвертора. При tф1<вх)<tф1<вb'х). tф1<вх)>ф/вЬ1х) - задержка распространения цепочки из п инверторов меньше (больше) суммарной задержки отдельных инверторов.

Оптимизация ширины каналов транзисторов КМОП инверторов. В общем случае выражение для нагрузочной емкости 7-го инвертора имеет вид:

С .= С. + у Ж + у Ж. , нг г г г +1

(6)

Для инвертора на КМОП транзисторах

где С7 - внешняя нагрузочная емкость; Ж7, Ж7+1 -ширины каналов транзисторов п-типа двух соседних инверторов.

Второй член в (6) представляет выходную, третий - входную емкость инверторов с номерами 7 и 7+1 соответственно. Коэффициенты входной и выходной емкостей (у'у') при условии, если в качестве Ж7, Ж7+1 выбраны ширины каналов транзисторов п-типа, имеют следующий вид:

у = Свых +а ■ С п р

вых

вх

у =С +а■ С п р

(7)

(8)

С вых вых вх вх

п , Ср , Сп , Ср выходная и входная емкости транзисторов п и р-типа с шириной канала, равной единице.

Задержку инвертора представим в нормированном виде:

зад.г

зад.г

I

зад.0

(9)

Рис. 1. Цепочка инверторов

Задержка распространения сигнала на инверторе зависит от длительности фронта входного

где в качестве нормировочной величины (1зад0) выбрана задержка одного инвертора в цепочке последовательно соединенных инверторов с одинаковыми топологическими размерами (базовая задержка). Эта задержка является характеристикой технологии изготовления КМОП СБИС и

легко может быть определена экспериментально или расчётно. Отметим, что для инверторов с одинаковыми топологическими размерами транзисторов п-типа, выражение (6), при С7=0 приводится к следующей форме:

С . = (у + у )-ж

тг

(10)

Учитывая (1), (6), (10) выражение (9) можно записать в виде:

задг

у.-ж +у. л-ж ,+ с.

'г г 'г +1 г +1 г

I ((

(у +у ) - Ж

(11)

С + у. Ж. , ]у = г г +1 г +1

1 Т30дг • (у' + У)-уг

(12)

Поскольку для цепочки одинаковых инверторов

,, II II

с С=0 при 7 = 1,2,3,... п-1, у {=у, у.=у ,

'задг ='зад при 7=1, 2, 3,. п, для последнего инвертора выражение (12) принимает вид

С.

Ж = п

('задг ■у +у )-у)

(13)

где: С7 - внешняя нагрузочная емкость последнего каскада; Жп - ширина канала транзистора п-типа последнего каскада.

Из (5) с учетом (11) получим выражение для нормированной задержки цепочки из п инверторов:

Решая (11) относительно Ж7, получим формулу для расчета ширин каналов транзисторов в инверторах, начиная с последнего инвертора (при заданной нагрузке С7 и задержке ' ^ на

каскад):

Тзад

• к ¿—<

(у + у ) г = 1

Ж.

у.+у. , ■ 'г 'г +1

г +1

Ж. г

С. г

Ж.

г У

(14)

где Ж7+1=0 при 7=п.

Минимум нормированной задержки при

дТ

зад

дЖ.

= 0 (7=1,2,3,... п), т.е. оптимальные значения

ширин каналов транзисторов по быстродействию находятся из решения следующей системы уравнений:

у.-Ж2-у. .-Ж. Л-Ж. л-С.-Ж. . г г г +1 г -1 г +1 г г -1

у.-Ж1 - С. -Ж ,= 0, для1 = п. г г г г-1

= 0, для 1 = 1, 3,... , п-1;

Однозначное решение системы (15) можно получить, если задаться геометрическими размерами транзисторов одного из каскадов, как правило, первого Ж1 или последнего Жп. Для цепочки инверторов с С7=0 при 7 =2,3,..., п-1; С7ф0 при

I I н и

7=п и у. = у ,71=7 при 7=2,3,..., п, задержка Т минимальна, если равны задержки отдель-

ных каскадов '

задг = 'зад . Из (15) имеем в этом случае следующую связь между ширинами каналов транзисторов трех соседних инверторов:

ж = 1Ж , • Ж. ,

г V г -1 г +1

(1=2, 3,. , п-1).

(16)

Следовательно, (13) позволяет найти оптимальные ширины каналов транзисторов цепочки инверторов, исходя из заданной задержки т ,

равно распределённой по всем каскадам. Отметим, что реализация решения системы (15) на ЭВМ позволяет оперативно проводить приближенную оптимизацию схемы на дополняющих КМОП транзисторах по быстродействию.

Параметры замещения логических элементов. Логический элемент состоит из ветвей п и р-типа транзисторов, подсоединённых к выходу [5, 6]. Каждая ветвь может

(15)

содержать последовательные и параллельные транзисторы одного типа, при этом количество транзисторов в ветвях может быть различно [7, 8]. Наибольшее время переключения определяется ветвью, которая содержит максимальное число последовательно соединённых однотипных транзисторов. Данными для определения параметров замещения ЛЭ являются:

- электрические схемы ЛЭ на уровне транзисторов;

- эскиз топологии ЛЭ;

- (зад.0 - базовая задержка инвертора;

Свх вх

п ,Ср - входная емкость транзисторов п, р-типа с шириной канала, равной единице;

Свых вых

п , Ср - выходная емкость транзисторов п, р-типа с шириной канала, равной единице;

- коэффициент а;

- коэффициент выходной емкости инвертора у';

- коэффициент входной емкости инвертора у".

В рассчитываемой схеме каждый ЛЭ замещается своей макромоделью. Для проведения расчёта необходимо определить следующие параметры замещения ЛЭ на ЭИ:

- коэффициент выходной емкости; - коэффициент входной емкости;

у

аэкв - коэффициент, равный отношению эквивалентной ширины каналов транзисторов пи р-типа в ЭИ.

Задача расчета параметров ЭИ сводится к определению размеров транзисторов ЭИ, при которых обеспечивается заданное быстродействие замещаемого логического элемента. Ширины каналов транзисторов Жпэкв и Жрэкв эквивалентного инвертора ЭИ с целью удобства при расчетах будем характеризовать одним параметром - шириной каналов транзисторов п-типа Жпэкв. Опустим индекс п, обозначив:

V = Ж экв. п.экв

тогда для 7-го ЭИ

Ж . =а .-Ж рэкв.г. экв.г экв.г

(17)

где аэкв.7 - эквивалентный коэффициент ЭИ, определяемый по формуле:

К

а . = а ■ экв.г к

р1

(18)

" /-л

у .= С экв.г

вх

пэкв.г

экв.г

-гвх

Рэквг (19)

где

Свх . Ж Свх пэквгг = " экв л п

пвх г'

С ш С

рэкв.г = "эквл р

вх

(20)

(21)

Тогда уравнение (19) с учетом уравнений (18, 20, 21), примет следующий вид:

К

у . = Ж 'экв г экв. г

■Свх + а

р1

К

Ж Свх экв.г р

(22)

Для уэкв г - коэффициента выходной емкости > го ЭИ в согласно уравнению (7) получим:

->вых

у = Свы +а

экв.г пэкв.г экв.г рэкв.г

где

Свьгх . = (1/К .) ■О . V . ■С пэкв.г пг пг пг п

вых

Свы . = (1/К ) О V . С рэкв.г рг рг рг р

т

V . = у А .

п1 . , п/ / =1

вых

(23)

(24)

(25)

р1

V .= У А .

р1 р./ / =1

(26)

(27)

где: кп7 - суммарное число транзисторов п-типа в последовательной ветви ЛЭ с максимальным количеством транзисторов, подсоединённой к выходу; кр7 - суммарное число транзисторов р-типа в последовательной ветви ЛЭ с максимальным количеством транзисторов, подсоединённой к выходу.

Определим коэффициенты входной и выходной емкостей ЭИ. Для у ■ - коэффициента

входной емкости 7-го ЭИ, согласно уравнению (8) получим:

где: Qni, Qpi - суммарное количество транзисторов п и р-типа подключенных к выходу 7-го ЛЭ, Уп7,Ур7 - коэффициенты для ветви с максимальным числом последовательно соединённых транзисторов п, р-типа подключенными к выходу 7-го ЛЭ, содержащей Хпи узлов, Ап]-, Ар]- - суммарное число стоковых или истоковых областей, подключенных к 7-узлу, рассматриваемой последовательной ветви.

Подставив (18), (24), (20) в (23) получим коэффициент выходной емкости 7-го ЭИ:

к ■

у .= (1/К .)■ О ,¥ ,Свых + (1/К .)■ О .V .■а-—р1-Свых экв .г пг пг пг п рг рг рг К р

ш

(28)

Определение ширины каналов транзисторов ЛЭ. Учитывая, что

7 ,.= Я .-у' . = Я •К .-(1/О .)■/ .; зад.г экв.г экв.г п пг пг экв.г

7зад.0 = Яп ■(у+у");

то можно собственную нормированную задержку ЭИ 7 . .. ., замещающего 7-й ЛЭ, можно

зад .соо .экв .г

представить, согласно уравнению (9), следующим образом:

7

Яп-КП1 -а/Qni )у

экв.г

зад.соб.экв.г

Яп -(у +у )

К *-(1/^ ^уэкв.г

I II

(у + у )

Нормированную задержку ЭИ, замещающего 7-й ЛЭ, с учетом внешний нагрузки представим в следующем виде:

Кпг Qni) 'Г,

зад.экв.г

экв.г

■Ж .+ С экв.г н

(у +у ) Ж

экв.г

(29)

2

Решая (29) относительно Жэк&,, получим формулу для расчета ширины канала транзистора ЭИ:

C

W

t .(у +у ) - К -(1/ О )У

зад.экв.н тУ ^т'' экв.1 . (30)

Ширины каналов транзисторов последовательной цепи ЛЭ (с числом транзисторов, равным Кт ) определяются по формуле:

Ж(ЛЭ = К -Ж т т экв.1

Ширины каналов транзисторов р- типа ЛЭ определяются по формуле

W

_

(ЛЭ) =а, _Pi,W (ЛЭ)

pi _ ni

ni

Выводы: в статье подробно описана методика оперативного расчета параметров КМОП цифровых ЛЭ и схем на их основе, основанная на использовании макромодели с фиксированным набором параметров для замещения всех ЛЭ схемы, в независимости от функционального назначения элемента. Рассмотренная методика расчета КМОП схем позволяет:

- упростить и ускорить расчет задержек распространения сигналов в цепях;

- определять геометрические размеры транзисторов по заданным задержкам распространения сигналов;

- проводить оптимизацию схем по площади, занимаемой на кристалле.

Перечисленные выше возможности обеспечивают проведение оперативного анализа используемых схемно-конструктивных решений

логических элементов и цифровых блоков с целью выполнения следующих задач:

- выявление критических путей распространения сигналов;

- оптимизация задержек распространения сигналов по критическим путям;

- выбор оптимальных по площади, занимаемой на кристалле, ЛЭ;

- оценка реализуемости схемы на соответствие техническому заданию.

Предварительный анализ КМОП схем на основе положений настоящей методики предоставляет возможность формирования данных для расчёта схем стандартными традиционными методами схемотехнического моделирования с использованием САПР.

СПИСОК ЛИТЕРАТУРЫ:

1. Кеоун, Дж. OrCAD Pspice. Анализ электрических цепей. - М.: ДМК Пресс. СПб.: Питер, 2008. 640 с.

2. Денисенко, В.В. Компактные модели МОП-транзисторов для SPICE в микро- и наноэлектрони-ке. - М.: ФИЗМАТЛИТ, 2010. 408 с.

3. Keating, M. Low Power Methodology Manual. For System-on-Chip Design / M. Keating, D. Flynn, R. Ait-ken et al. - NY.: Springer, 2007. 304 p.

4. Pedram, M. Power Aware Design Methodologies / M. Pedram, J. Rabaey. - Kluwer Academic Publishers, 2002. 521 p.

5. Угрюмое Е.П. Цифровая схемотехника. - СПб.: БВХ-Петербург, 2004. C. 528.

6. Rabaey, J.M. Low Power Design Methodologies / J.M. Rabaey, M. Pedram. Springer, 2002. 544 p.

7. Korec, J. Low Voltage Power MOSFETs. Design, Performance and Applications // Springer Briefs in Applied Sciences and Technology. - NY.: Springer, vol. 7, 2011. 73 p.

8. Moalemi, V. Subthreshold Pass Transistor Logic for Ultra-Low Power Operation. IEEE Computer Society Annual Symposium / V. Moalemi, A. Afzali-Kusha. -ISVLSI.'07. VLSI.2007. P. 490-491.

METHOD OF CARRYING OUT THE OPERATIVE ANALYSIS OF THE ELECTRIC AND TEMPORARY PARAMETERS OF DIGITAL CMOS CELLS AND ICS ON THEIR BASIS

Н

© 2012 V.M. Dyakonov, N.V. Semuchenkov, V.S. Tarakanov, D.P. Frolov,

A.V. Korshunov National Research University "MIET", Moscow

Method of operative calculation the electric and temporary parameters of digital schemes designed on the CMOS transistors basis is given in article. The considered method is based on replacement the functional-various logic elements (LE) by their macromodels. Macromodel («the equivalent inverter») is characterized by a fixed set of parameters which values are defined rather replaced LE. Input data at calculation are not physical properties of transistors on basis of which LE designed, but inverter delay in chain of cascade-connected inverters with identical topological parameters and capacitor parameters of transistors is designed. The offered method essentially simplifies the procedure of operative determination the parameters of digital CMOS schemes.

Key words: CMOS ICS, logic element, modeling, electric parameters, macromodel, inverter, digital element

Vladimir Dyakonov, Candidate of Technical Sciences, Associate Professor. E-mail: dicd@miee.ru; Nikolay Semuchenkov, Minor Research Fellow. E-mail: dicd@miee.ru; Vladimir Tarakanov, Minor Research Fellow. E-mail: tarvs@ya.ru; Dmitriy Frolov, Post-graduate Student. E-mail: dmitryfrol@gmail.com; Andrey Korshunov, Senior Teacher. E-mail: korshun@gmail. com