Анализ деградации параметров транзисторов во времени на логическом уровне Текст научной статьи по специальности «Электротехника, электронная техника, информационные технологии»

Малюков Сергей Павлович

Технологический институт федерального государственного автономного образовательного учреждения высшего профессионального образования «Южный федеральный университет» в г. Таганроге.

E-mail: malyukov@fep.tti.sfedu.ru.

347922, г. Таганрог, ул. Шевченко, 2.

Тел.: 88634371603.

Кафедра конструирования электронных средств; д.т.н.; профессор; член-

корреспондент РАЕН; заведующий кафедрой.

Куликова Ирина Владимировна

E-mail: cuttlefish99@mail.ru.

Кафедра конструирования электронных средств; к.т.н.; доцент.

Калашников Глеб Валерьевич

E-mail: gleb@fep.tti.sfedu.ru

; 2- .

Malyukov Sergey Pavlovich

Taganrog Institute of Technology - Federal State-Owned Autonomy Educational

Establishment of Higher Vocational Education “Southern Federal University”

E-mail: malyukov@fep.tti.sfedu.ru.

2, Shevchenko Street, Taganrog, 347900, Russia.

Phone: +78634371603.

The Department of Electronic Apparatuses Design; Dr. of Eng. Sc.; Professor;

Corresponding Member RANS; Head the Department.

Kulikova Irene Vladimirovna

E-mail: cuttlefish99@mail.ru

The Department of Electronic Apparatuses Design; Cand. of Eng. Sc.; Associate professor.

Kalashnikov Gleb Valerievich

E-mail: gleb@fep.tti.sfedu.ru.

The Department of Electronic Apparatuses Design; Post-graduate Student.

УДК 621.3.049.771.14

С.В. Гаврилов, О.Н. Гудкова, А.Н. Щелоков

АНАЛИЗ ДЕГРАДАЦИИ ПАРАМЕТРОВ ТРАНЗИСТОРОВ ВО ВРЕМЕНИ НА ЛОГИЧЕСКОМ УРОВНЕ*

С переходом на техпроцессы с проектной нормой 130 нм и ниже на деградацию временных параметров транзисторов доминирующее влияние оказывает эффект температурной нестабильности при отрицательном смещении (ШТ1). Данная статья посвящена исследованию влияния МБТ1-эффекта на характеристики цифровых КМОП-схем на логиче-. -гового напряжения транзистора во времени вследствие МБТ1-ффекта, учитывающая влияние переходных процессов. Для корректного вычисления вероятности напряженного состояния р-транзисторов в КМОП вентиле предложен алгоритм, учитывающий корреляций сигналов и анализирующий стрессовые путей.

Анализ надежности; эффекты деградации; температурная нестабильность при отрицательном смещении; МБТ1-эффект; пороговое напряжение; статический временной .

* Работа выполнена при поддержке РФФИ (проект № 11-07-00211-а). 188

S.V. Gavrilov, O.N. Gudkova, A.N. Schelokov

LOGIC LEVEL AGING AWARE ANALYSIS OF TRANSITOR PARAMETERS

DEGRADATION

Negative bias temperature instability effect exerts dominant influence on transistor timing parameter degradation for nanoscale technologies.

This paper considers research of NBTI impact on CMOS digital IC on logic level. In this paper we propose the logic level parametric model for analysis of transistor threshold voltage degradation due to NBTI. The model accounts for threshold voltage degradation during switching. For accurate calculation transition stress probability in CMOS gate algorithm accounting for signal correlations and analyzing stress paths is proposed.

Reliability analysis; degradation effects; negative-bias temperature instability; NBTI; threshold voltage; static timing analysis.

Введение. Стремительный прогресс в разв итии нанотехнологий и уменьшение геометрических размеров транзисторов привели к тому, что работоспособность и характеристики интегральных схем (ИС) становятся все менее прогнозируемыми. Проблема повышения надежности схемы становится актуальнее с каждой новой технологией. Причиной этого является появление новых факторов, влияющих на срок службы и функционирование интегральных схем, а также недостаточный анализ влияния этих эффектов на параметры транзисторов в процессе .

С переходом на производство ИС с глубоко субмикронной нормой основным фактором, ограничивающим срок службы схем, стал эффект температурной нестабильности при отрицательном смещении - NBTI. NBTI является одним из основных механизмов деградации схем и влияет на р-каншгьные МОП-транзисторы, приводя к деградации порогового напряжения до 50 мВ за 10-летний срок службы. Это в свою очередь, может приводить к увеличению задержки схемы более чем на 20 %, а в некоторых исключительных случаях даже к нарушению логики функционирования схемы [1-3]. Для того чтобы по возможности точно спрогнозировать реальную работоспособность будущего кристалла СБИС необходимо на ранних стадиях проектирования учитывать влияние эффектов деградации на характе-.

За последнее десятилетие проблемы деградации КМОП-схем при воздействии NBTI-эффекта были подробно рассмотрены во множестве работ, представленных на международных конференциях. Однако большинство этих работ касается вопросов построения моделей деградации порогового напряжения и их использования для моделирования схем только на электрическом уровне [4-6].

Данная статья посвящена исследованию влияния NBTI-эффекта на характеристики цифровых КМОП-схем на логическом уровне. В работе предложена модель логического уровня для анализа деградации порогового напряжения вследствие влияния NBTI-эффекта, а также алгоритм корректного вычисления вероятности напряженного состояния для каждого р-транзистора в сложном КМОП вентиле с учетом корреляций сигналов и анализом стрессовых путей.

1. Анализ длительности стрессовых состояний транзисторов. NBTI-эффект влияет только на р-^анзисторы, находящиеся в проводящем состоянии. Транзистор подвержен стрессу, когда на его затвор подано обратное смещение, т.е. логический нуль [7-8]. Корректный расчет длительности логического нуля на затворе и её распространение являются необходимыми условиям для правильного вычисления деградации порогового напряжения. Для решения данной проблемы предлагается использовать аппарат расчета вероятностей логических состояний в узлах схемы. Значения вероятностей логического нуля рассчитываются для всех узлов схемы, начи-

ная от первичных входов и далее последовательно до выходов. Для повышения точности расчета длительности стрессовых состояний аппарат расчета вероятностей необходимо модифицировать, чтобы учесть корреляции между сигналами. Корреляции между сигналами рассчитываются в той же последовательности. После того, как для каждой пары входов вентиля найдены соответственно вероятности логического нуля и парные корреляции, для каждого р-^анзистора в КМОП вентиле вычисляется вероятность стрессового состояния Pstress.

Предположим, что каждый сигнал а в комбинационной схеме (либо первичный вход, либо выход любого вентиля) характеризуется с помощью величины p(a=v), равной отношению времени нахождения сигнала в состоянии (a=v) к общему времени моделирования. В статистическом анализе p(a=0) обычно называют вероятностью нуля, p(a=1) - вероятностью единицы. Для описания корреляции между двумя сигналами au b используется коэффициент корреляции сигналов (SC), определяемый по формуле [9-10]:

ab _ p(a _ j&b _ j)

SCij _ , p(a _ i)p(b _ j )

где i,j =0,1.

Для устранения экспоненциальной сложности алгоритма распространения корреляций можно воспользоваться предположением о том, что только парные

. -тия может быть приближенно вычислена по формуле:

n n a,a,

p( П (ak _ ik )) _ П p(ak _ ik ) П SC . k _1 k _1 1<k <l < n ikil

Используя это выражение и пренебрегая корреляциями более высоких по, -стора в стрессовом состоянии:

n xkxl

p( y _ 0 ) _ I П (p(xk _ ik) П SCikil) ,

IeV0 k_1 k<l<n kl

где суммирование ведется по всем наборам входных сигналов I е V), Д™ которых

значение выхода равно нулю.

Поскольку

p(a _ i & b _ j) _ p(a _ i / p _ j)p(b _ j) _ p(b _ j / a _ i) p(a _ i), где p(X/Y) обозначает вероятность события X при условии Y, то

^ab _ p (a _ i / b _ j) _ p(b _ j / a _ i)

SCij _ _ . j p(a _ i) p(b _ j)

, -

ентов SCab:

X Scijbp(a _ i) _ 1 j=0,1; (1)

i _0,1 J

ab

X SCij p(b _ j ) _ 1 i=0,1. j _0,1

аЬ

Матрица системы (1) имеет ранг 3, поэтому если мы знаем БС00 , мы можем

вычислить три других коэффициента по формулам:

аЬ

„гаЪ _ БС01 _

1 - БС,

00 РЪ

1-

РЪ

л о.^аЪ

ягаЪ _ 1 БС00 ра . 10 1 - Ра '

і аЪ аЪ 1 - БС10 рЪ

БС11 _

1 - рЪ

Для корректной обработки каждого вентиля также необходимо распространять по схеме коэффициенты корреляции БС:

п

БС00 _

х.х7

І П (р(хк _ 1к)БС0.к П БС.)1) ІєУ0 к_1 к к<1 <п к1

р( У = 0)

, , используя ВББ-представление для КМОП вентилей (рис. 1,6).

а б

Рис. 1. КМОП вентиль (а) и его представление в виде БВВ (б)

ВББ является эффективной моделью для анализа комбинаций входных переменных, обеспечивающих нулевое состояние на выходе. Для пути, показанного на рис. 1, может быть получено следующее выражение вероятности нуля на выхо-:

ЬЛ Ьс Лс р(оиХ = 0) = р(Ь = 1) • р(Л = 0) • р(с = 1) • 5Сю • БСц • БС01 + ...

Далее может быть вычислена вероятность стрессового состояния (РДге„) для

- . -, -

щий путь от цепи питания к стоку или истоку. Необходимо анализировать все пути к транзистору от потенциала питания, в том числе и через «нижний» узел - для этого необходим анализ структуры вентиля на транзисторном уровне.

Для пояснения проблемы рассмотрим р-транзистор /(с м. р ис. 1). Предположим, что корреляции между входными сигналами вентиля отсутствуют. Простейшая версия алгоритма полагает, что если транзистор e не проводит, то / не находится в напряженном состоянии. Но в действительности напряженное состояние / может быть также следствием проводящего состояния либо транзистора d, либо транзисторов b и с.

Упрощенная версия алгоритма дает следующее соотношение:

Pstress( /) = p(e = 0) • Р(/ = 0) .

Однако точная формула должна учитывать все стрессовые пути и Pstress вычисляется на основе отрицания события, что ни один путь не проводит:

Pstress(/) = (1 - (1 - p(e = 0)) • (1 - p(d = 0)) • (1 - p(b = 0) • p(c = 0))) • Р(/ = 0).

Любая pull-up цепочка может быть сведена методом У-A преобразования к SP-графу, в котором листовыми вершинами являются транзисторы, а каждая нелистовая вершина означает последовательное (*) или параллельное (+) соединение. Для нахождения всех проводящих путей от потенциала питания к транзистору в статье предлагается использовать представление КМОП вентиля в форме SP-дерева (рис. 2).

g /

Рис. 2. Представление в форме SP-дерева вентиля, представленного на рис. 1

Вероятность напряженного состояния вычисляется для каждого транзистора верхней цепи вентиля, на основе его списка напрягающих путей. Пусть символы типа a,b,c,... используются для обозначения, как транзисторов, так и событий нахождения этих транзисторов в проводящем состоянии. Рассмотрим следующее сложное событие: a&b&c. Если мы учитываем только парные корреляции, то мы можем использовать следующую аппроксимацию для сложного события:

p(a &b&c) = ( p(a / b) p(b / c) p(c / a)) = p(a &b) p(b & c) p(c & a) = ^ p(b) p(c)SCabSCbcSCaC,

p(d) p(b) p(c)

где p(a/b) - вероятность a при условии b, SCab = SC00 - коэффициент корреляции.

Рассмотрим более общую ситуацию: t - путь в верхней цепи КМОП вентиля. Вероятность проводящего состояния t:

p(t) = p( П ak ) = П p(ak ) П SC k 1. k = 1 k k = 1 k 1 < k < 1 < n

Пусть теперь Т = {її, 1=1,...,ш} список напрягающих путей для транзистора х, ії = (ац,..., аіп. ) - путь, И={1,...,ш} - множество индексов. Вероятность напря-

женного состояния для транзистора х

m

Pstress(x) = p(T) = 1 - p( П t.)-i = 1

Z p(t.) - z

i є M i,j є M

p(t )p(t. )SC

. J

tt . J

где

p(t.) = П p(a.k ) П

1 k = 1 1 < k < l < n

SC

a a 1k 1l

t.t.

sc1 j = П

SC

a-, a., ik jl

1 < к < п

1

1 < 1 < п

.1

Решение проблем вычисление длительности нуля на затворе и поиска всех стрессовых путей делает алгоритм вычисления Р8|ге88 значительно более точным. Численные эксперименты показывают, что предложенный метод для расчета длительности стрессового состояния транзисторов обеспечивает уменьшение ошибки в расчете времени нахождения в стрессовом состоянии до 3-х раз по сравнению с ,

.

2. Параметрическая модель для анализа эффектов деградации порогового напряжения транзистора. Результаты численных э кспериментов показывают, что деградация порогового напряжения в результате ^Т1 в первом приближении экспоненциально зависит от времени, в течение которого транзистор находится в состоянии «стресса»: ДУЙ ~ {р1)а. В реальности деградация зависит от формы . -солютным нулем на затворе транзистора, но и длительностью входных фронтов.

На сегодняшний день существующие модели деградации порогового напряжения логического уровня пренебрегают влиянием ^Т1-эффекта на фронтах [8]. С переходом на нанометровые технологии для более полной оценки сдвига порогового напряжения за счет ^Т1 необходимо использовать модели, учитывающие влияние ^Т1-эффекта на стадии переключения. Известны формульные соотношения для оценки деградации порогового напряжения при анализе на транзисторном уровне [11]:

Vth

где n - параметр, зависящий от технологии. Параметр Damage, определяющий деградацию порогового напряжения, при схемотехническом моделировании вычисляется как интеграл:

Damage = j Ki • (abs(Vgs(t)))mdt ,

Vgs>Vds

где Vgs( t) - напряжение затвор-исток, Vds( t) - напряжение сток-исток; K, K1, m - коэффициенты, зависящие от технологии. Данный интеграл рассчиты-

n

вается в течение времени, когда выполняется условие: Vgs > Vds. Существует два различных участка «стресса» (рис. 3): (а) когда рМОП управляется постоянным

входном напряжением - ^ и (б) во время выходных переключений, когда вы-

полняется условие Vgs > Vds. Для точного расчета деградации Ул важно учесть

обе составляющие (а) и (б).

Однако на логическом уровне не известны точные формы сигналов, известны лишь значения входных/выходных фронтов и задержек. Для решения проблемы расчета деградации порогового напряжения предлагается фронты сигнала принять линейными, что обеспечивает возможность аналитического интегрирования.

Рис. 3. Входной (Vgs) / Выходной (Vds) сигналы инвертора и области влияния

эффектов деградации

Рассмотрим переключение 0—»1 на затворе рМОП транзистора (рис. 4).

Srnp - полный входной фронт (переключение r_f) f

Sout - полный выходной фронт (переключение r _f) f

delay - задержка переключения (измеренная на уровне 0.5 *vdd).

t1 -

r f r f

inp f S out S inp S out x

+ delay — ; t^ — ; t^ — ; —

inp

2

2

sr-

S inp

x + z —-----------+

2

S fout

2

z out

— delay

f

2

z — ■

r r f f

S inp ( S inp + 2 • delay + S out )

r f ’

2 (S inp + S out )

f r f f

S out ( S inp + 2 • delay + S out )

2

rf (S inp + S out )

r f r r f f

S inp f S out S out ( S inp + 2 • delay + S out)

t _ fall =---------+ delay ----------------+-----------•-----------------------f--------------

(S inp + S out)

2

2

2

S

2

x —

Рис. 4. Иллюстрация метода расчета пределов интегрирования на логическом

уровне

Аналогично рассчитывается t_rise для входного переключения 1—>0:

t rise =

r f r r

S nut Sinp + Sout + 2 • delay

2

Sf + Sr inp out

:

Таким образом, определяются три части для расчета Damage за период сиг-

f r

Damage pwl = MSD pwl + ( Damage + Damage ),

где MSDpwL - данная составляющая оказывает наибольшее влияние на деградацию порогового напряжения и действует во время подачи отпирающего сигнала на затвор рМОП транзистора, a Damagef, Damager- во время среза и фронта соответственно. За все время жизни:

f r

Damage = DamagepwL ' T ■ p = MSD + ( Damage + Damage ) ■ T ■ <p , где (p - частота переключения в узле. Для расчета MSD для устойчивого состоя-

0 0 m

ния на входе (Vgs( t) = Vgs ): MSD = Ki ■( abs(Vgs )) ■ t ■ p, где, p - вероят-

ность логического нуля, Т - полное время жизни.

Используя уравнение для напряжения на промежутке t_fall, можно рассчи-f

тать компонент Damage :

/

Damage'

f

Kг

i f abs

\ \

\

0 Vgs

Vgs - t _ fall •---------------

Sr

\m + 1

abs Vgs

m + 1

/

(m + 1^

Vgs

S

V inp У

Подобные выражения можно получить для Damage .

Используя значение частоты в узлах, деградация порогового напряжения Vth может быть оценена следующим образом:

f r Т n

kVfo = K ■ ( MSD + ( Damage + Damage )■ — ) ,

T

где T - время моделирования в SPICE.

Численные эксперименты показывают, учет влияния NBTI на фронтах обеспечивает точность вычислений в пределах 1,5 % относительно spice-моделирования (для технологии 90 нм).

Заключение. В данной работе предложен метод анализа деградации порого-NBTI- . -

го анализа деградации порогового напряжения на логическом уровне предложен , -ний за счет распространения вероятностей сигналов с учетом их корреляций и анализа всех стрессовых путей. Предложены формульные соотношения для анализа деградации порогового напряжения, отличающиеся от известных детальным учетом переходных процессов, что обеспечивает точность в расчете изменения порогового напряжения в пределах 1,5 % по сравнению с точным схемотехниче-.

БИБЛИОГРАФИЧЕСКИЙ СПИСОК

1. Schroder D.K. Negative bias temperature instability: What do we understand? // Microelectronics Reliability. - 2007. - Vol. 47. - P. 841-852.

2. Chen G., Li M.F., Ang C.H., Zheng J.Z., and Kwong D.L. Dynamic NBTI of p-MOS Transistors and its Impact on MOSFET Scaling // in IEEE Electron Device Letters. - December 2002.

- P. 734-736.

3. Wang W. et al. The Impact of NBTI on the Performance of Combinational and Sequential Circuits // DAC 2007. - P. 364-369.

4. Kumar S.V. et al. An Analytical Model for Negative Bias Temperature Instability // Proceedings of the IEEE/ACM international conference on CAD. - 2006. - P. 493-496.

5. Alam M.A., Mahapatra S.A. Comprehensive Model of PMOS NBTI Degradation: Recent progress // Journal of Microelectronics Reliability. - 2006. - Vol. 45. - P. 854-863.

6. Liu C-H. et al. Mechanism of threshold voltage shift (DVth) caused by negative bias temperature instability (NBTI) in deep submicron pMOSFETs // Jpn J Appl Phys. - 2002. - P. 41-46.

7. Konoura H., Mitsuyama Y., Hashimoto M., Onoye T. Comparative study on delay degrading estimation due to NBTI with circuit/instance/transistor-level stress probability consideration // ISQED 2010. - P. 646-651.

8. Wang W., Wei Z., Yang S. An Efficient Method to Identify Critical Gates under Circuit Aging // Proc. of the IEEE international conference on CAD. -2007. - P. 735-740.

9. Marculescu R., Marculescu D., Pedram M. Switching Activity Analysis Considering Spatiotemporal Correlations // in Proc. ICCAD-1994. - P.294-299.

10. Ercolany S., Favalli M., Damiani M., et.al. Testability Measures in Pseudorandom Testing // IEEE Trans. on CAD. - 1992. - Vol. 11. - P. 794-800.

11. Denais M., Parthasarathy C. et .al. On-the-fly characterization of NBTI in ultra-thin gate oxide PMOSFET's // Electron Devices Meeting, IEDM Technical Digest. IEEE International.

- 2004. - P. 109-112.

Статью рекомендовал к опубликованию д.т.н., профессор В.В. Курейчик. Гаврилов Сергей Витальевич

Учреждение Российской академии наук Институт проблем проектирования в .

E-mail: sergey.v.gavrilov@ippm.ru.

. , , . , 3.

.: 84997299890.

Сектор автоматизации топологического проектирования; зав. сектором.

Гудкова Ольга Николаевна

E -mail: gudkova_o@ippm.ru.

Сектор автоматизации топологического проектирования; м.н.с.; аспирант.

Щелоков Альберт Николаевич E-mail: schan@ippm.ru.

.: 84997299845.

.

Gavrilov Sergey Vitalievich

Institute for Design Problems in Microelectronics of Russian Academy of Science.

E-mail: sergey.v.gavrilov@ippm.ru.

3, Sovetskaya Street, Zelenograd, Moscow, 124681, Russia.

Phone: +74997299890.

The Department of Back-end Design Automation; Head the Department.

Gudkova Olga Nikolaevna

E-mail: gudkova_o@ippm.ru.

The Department of Back-end Design Automation; Junior Researcher; Post-graduate Student.

Schelokov Albert Nikolaevich

E-mail: schan@ippm.ru.

Phone: +74997299845.

Deputy Director.

УДК 681.51.01

E.H. Целигорова

ПРИМЕНЕНИЕ СИМВОЛЬНЫХ ВЫЧИСЛЕНИЙ ПРИ ИССЛЕДОВАНИИ

РОБАСТНОЙ АБСОЛЮТНОЙ УСТОЙЧИВОСТИ НЕЛИНЕЙНЫХ ИМПУЛЬСНЫХ АВТОМАТИЧЕСКИХ СИСТЕМ

Рассмотрены особенности использования символьных вычислений для повышения эффективности численных методов. Приведен алгоритм получения коэффициентов полинома в символьном виде для исследования абсолютной устойчивости нелинейной импульсной автоматической системы. Для исследования робастной абсолютной устойчивости этой системы предлагается получение интервальных значений коэффициентов полинома в . .

Нелинейная импульсная автоматическая система; символьные вычисления; робастная абсолютная устойчивость; интервальные коэффициенты полинома.

E.N. Tseligorova

APPLICATION OF SYMBOLIC COMPUTATION IN THE STUDY OF ROBUST ABSOLUTE STABILITY NONLINEAR IMPULSE AUTOMATIC SYSTEMS

In the article the features of symbolic computation to improve the efficiency of numerical methods. The algorithm of obtaining the coefficients of the polynomial in the symbolic form for the study of absolute stability of nonlinear impulse automatic system. To study the robust absolute stability of this system is proposed to obtain interval values of the coefficients of the polynomial in symbolic form. The results are illustrated by example.

Nonlinear impulse automatic system; symbolic computation; robust absolute stability; interval coefficients of the polynomial.