CC BY
70
УДК 681.325.5
В. Н. Локтюхин, С. В. Ч е л е б а е в, А. В. Антоненко
ПРОЦЕДУРЫ НАСТРОЙКИ НЕЙРОСЕТЕВЫХ ПРЕОБРАЗОВАТЕЛЕЙ ФОРМЫ ПРЕДСТАВЛЕНИЯ ИНФОРМАЦИИ НА БАЗЕ ПРОГРАММИРУЕМЫХ СВЕРХБОЛЬШИХ ИНТЕГРАЛЬНЫХ СХЕМ
Рассмотрены процедуры настройки нейросетевых преобразователей формы представления аналоговой информации в цифровой код с обучаемой структурой на базе программируемых сверх больших интегральных схем. Предложены процедуры коррекции весовых коэффициентов и порогов нейронов, полученных в результате обучения двухслойного персептрона с использованием стандартного алгоритма обучения на примере решения задачи преобразования частоты в цифровой код.
Ключевые слова: нейросетевые преобразователи, сверхбольшие интегральные схемы, обработка информации.
В современных измерительных системах широкое распространение получили датчики, выдающие результат в виде аналоговой величины х, представленной частотой /х, периодом Тх, временным интервалом тх и напряжением их. Одним из направлений повышения эффективности преобразователей формы представления информации в этих системах является расширение функциональных (интеллектуальных) возможностей преобразователей формы представления аналоговой информации [1].
До недавнего времени развитие интеллектуальных (в узком смысле этого слова) преобразователей велось в основном по пути совместной реализации в одной микропроцессорной вычислительной среде как собственно функций преобразования, так и нелинейной математической переработки входных аналоговых сигналов, например их функционального преобразования. В связи с этим перспективны исследования по разработке интеллектуальных преобразователей формы информации (ПФИ), когда синтез их структуры базируется на применении теории искусственных нейронных сетей (ИНС), нечеткой логики и генетических алгоритмов, объединяемых под названием "мягкие вычисления", а также на использовании для их реализации сверхбольших интегральных схем (СБИС) с перепрограммируемой структурой, в частности программируемых логических интегральных схем (ПЛИС).
В известных публикациях недостаточно освещены вопросы, связанные с методикой синтеза аналого-цифровых преобразователей (АЦП) с расширенными функциональными возможностями. Так, среди зарубежных работ [2-6] по созданию ПФИ наибольшее внимание
уделяется вопросам построения и реализации только класса линейных преобразователей напряжение-код, в основном с применением сети Хопфилда и ее модификаций.
Формализованная методика синтеза ПФИ на основе аппарата ИНС, используемая авторами настоящей работы, содержит следующие этапы [1]:
1) представление преобразователя в виде нейросетевой структуры, построение математических моделей ее нейроузлов;
2) задание логических сигналов нейроструктуры ПФИ и ее узлов с помощью матриц;
3) представление нейросетевых операций в булевом базисе, структурный синтез цифровых автоматов для их реализации;
4) реализация синтезируемой структуры ПФИ на заданной элементной базе.
Первый этап разбивается на следующие составляющие [7, 8]:
— выбор и обоснование исходной ИНС;
— определение базовой конфигурации структуры ПФИ как сети;
— настройка сети.
Одним из трудоемких этапов проектирования нейросетевого преобразователя формы представления информации на СБИС является настройка нейросети ПФИ на решение поставленной задачи преобразования аналог-код [9, 10]. Это связано с тем, что стандартные алгоритмы обучения ИНС рассчитаны, как правило, на цифровую форму представления входной, внутренней и выходной информации. При этом обучение не учитывает аппаратного способа реализации нейро-сетевого АЦП с гибридной (аналоговой и цифровой) формой представления информации, которая накладывает определенные ограничения на выбор значений коэффициентов, задающих веса синаптических связей и порогов нейронов преобразователя, а также на способы их физической реализации.
В связи с этим является актуальным создание процедур настройки нейросетевых АЦП, ориентированных на реализацию новой функции преобразования на базе СБИС.
Основное содержание настройки ИНС-преобразователя аналог-код. Под настройкой ИНС-преобразователя понимается совокупность специальных процедур, обеспечивающих на основе нейросетевой модели преобразователя поддержку проведения операций, необходимых для его проектирования.
На этапе структурного проектирования в их перечень включаются такие операции, как выбор алгоритма обучения нейросети и обучающих примеров, а также собственно процедуры обучения и тестирования устройства на решение поставленной задачи преобразования. Далее на схемотехническом этапе проводится формирование логической (или электрической) схемы преобразователя и анализ ее эффективности для конкретной микроэлектронной реализации устройства с
необходимыми технико-экономическими параметрами, а при необходимости — коррекция конфигурации и параметров схемы.
Основу настройки нейросетевого ПФИ составляют процедуры коррекции значений весов w синаптических связей ИНС и порогов в нейронов, полученных в результате обучения исходной сети преобразователя с помощью выбранного стандартного алгоритма, например обратного распространения ошибки. В общем случае применение этих процедур позволяет выявить значения весов w и порогов в нейронов, неэффективных для последующей физической реализации структуры ИНС-преобразователя при заданной форме представления входной переменной; обеспечить уменьшение аппаратных затрат C на формирование синаптических связей за счет приведения их весовых коэффициентов w к виду, приводящему к минимизации затрат (C ^ min) на реализацию преобразователя.
^нтез структуры ИНС-преобразователя частоты fx в код Ny на основе двухслойного персептрона. Нейросетевой преобразователь fx ^ Ny на основе двухслойного персептрона [1] с унитарным классификационным способом кодирования результата в диапазонах 100 ... 0, 010 ... 0, ... ,00 ... 1 формирует код Ny в виде
Ny = ...фк. (1)
При формировании (1) определенное (p + 1)-е положение единственного единичного разряда фр+1 отражает значение преобразуемой частоты fx, т.е. фр+i = 1, если fx G |_fxp; fxp+1), и фр+i = 0 иначе; причем p = Ent (fx/Afc) G {0,1,2,...,k — 1}; Afc = fxmax/k; k — число разрядов кода Ny.
Структура нейросетевого ПФИ fx ^ Ny (рис. 1) с кодированием Ny согласно (1) описывается выражением [1]
Ф = F(2) (Е w^i F(i) wf j , i = [ТЛ], (2)
где fi = fx — преобразуемая переменная; f2 = Дт — эталон преобразования, заданный в виде дискрета Af0 = fxmax/к преобразования, или максимальной (опорной) величины fxmax преобразования; wj,i) — коэффициент, задающий вес синаптической связи между j-м нейроузлом (/ — 1)-го слоя НYj(1-i) и i-м нейроном /-го слоя НYi(1); фi — разряд кода Ny, снимаемый с выхода i-го нейрона выходного слоя; F(1) — пороговая функция активации нейронов /-го слоя, имеющая вид
FO (а?-) = < ' если ^ ? в(Ч; (3)
0 иначе,
Рис. 1. Структура трехразрядного ИНС-преобразователя /х ^ Му на основе двухслойного персептрона
где — порог функции активации ¿-го нейрона /-го слоя; $г(1) =
M
я
Л • л
fj — взвешенная сумма значений fj.
= 2^
Далее принят вариант задания эталона /эт в виде дискрета А/о =
= /Хтах
В результате обучения двухслойного персептрона (2) на реализацию задачи линейной функции преобразования частоты /х в цифровой
код N = Ф1Ф2Ф3 вида
1002, если 0 < /х < А/о,
N =
0102, если А/о < /х < 2А/о, 0012, если 2А/о < /х < 3А/о, 0002 иначе
с помощью алгоритма обратного распространения ошибки [2] полу-
(1) - л(0
ченные веса синаптических связей и порогов в\ активационных функций представлены в виде матриц W(1) и
W(1) =
21,4766 20,5260 -20,026 -7,6016 -14,6111 17,1167
0(1) = || 12,8033Afo 25,4081Afo - 41,9275Afo|
-15,711 15,441 -1,5102
W(2) = -4,6578 -15,481 13,6756
3,4456 0,8141 13,3914
©(2) = ||-4, 3888 8, 5032 18, 7505 || .
(4)
(5)
(6) (7)
Назначение процедур коррекции весовых коэффициентов и порогов нейронов преобразователя частоты в код на основе двухслойного персептрона. Затраты C на аппаратную реализацию ПФИ fx ^ Ny (см. рис. 1) определяются как
C = c(0) + j C(1), (8)
1=1
где L — число слоев ИНС-преобразователя, обычно L G {1, 2, 3}; с(°) и C® — затраты на построение нулевого (распределительного) и
/-го (обрабатывающего) слоя сети (1 = 1, 2,..., L), состоящего из ^
„ (1)
нейронов с условной ценой с/ каждый
№
C(1) = j cf.
i=1
При реализации преобразователя на ПЛИС затраты C обычно оценивают в процентах от логической емкости базовой интегральной микросхемы некоторого типа (серии) или числом функциональных генераторов Look-Up-Table (LUT) ПЛИС. При этом каждый LUT реализует логическую функцию четырех переменных.
Основными задачами выполнения процедур коррекции весов (4) и (6) и порогов (5) и (7) нейронов преобразователя являются:
1) приведение весовых коэффициентов wj1/ и порогов #(1) нейронов первого слоя к виду, не допускающему использования значений частот, превышающих максимально допустимое физическое значение fXmax ;
2) минимизация аппаратных затрат C на реализацию ИНС-преобра-
(2) д(2)
зователя за счет приведения весов wj / и порогов в\ нейронов второго слоя к виду, дающему возможность его построения на базе логических (булевых) элементов, реализующих одноразрядные операции.
Решение указанных задач обеспечивается последовательным выполнением двух рассматриваемых далее процедур коррекции весовых коэффициентов и порогов нейронов ПФИ fx ^ Ny (см. рис. 1) на основе двухслойного персептрона.
1. Процедура коррекции весовых коэффициентов и порогов нейронов первого слоя ИНС-преобразователя f x ^ Ny.
Поскольку в качестве дискрета преобразования Af° выступает частота Af° = fXmax/k, то на значения элементов каждого столбца матриц W(1) (4) и в(1) (5) при построении ПФИ fx ^ Ny накладываются следующие ограничения:
Wli • fx ^ |fxmax 1 ,
(1) — (9)
|Af°| < • Af° < |fxmax | , i =[1, k],
^ < Ifxmax | , i =[ITk]. (10)
Введение ограничений (9) и (10) связано с физической невозможностью формирования аппаратурой частот, превышающих максимальнУю частотУ /Жтах.
Синаптические связи вида • /х и • А/0 реализуются на цифрочастотном умножителе [7].
Систему (9) в результате подстановки /х = /Хтах можно представить в виде
w(? « |1|
|1| < < |k| , i =[1, k].
(11)
Таким образом, значения весовых коэффициентов (г = [1, 3]) (г = [1, 3]) матрицы Ж( 1 ) (4) не удовлетворяют системе (11), а значения порогов 0(1) (г = [1, 3]) матрицы 9(1) (5) — неравенству (10), в котором значения #(1) связаны с дискретом А/0. Поэтому необходимо осуществить коррекцию полученных в результате обучения сети значений весов (4) и порогов (5) с учетом ограничений, накладываемых
на "м^ "м'А/0 и ^г(1).
Коррекция проводится поэтапно.
Этап 1.1. Модификация значений порогов 0(1) первого слоя за счет изменения весовых коэффициентов входящих в состав синапти-ческих связей "^А/^'
и
(1)1 W2, i = W
(') л(1) 2,i -
i = [1, k],
(1)1 (1)
w11i "= W11i , i = [1, k],
= 0, i = [1, k].
(12)
(13)
(14)
В результате применения к матрицам Ж(1) (4) и 0(1) (5) зависимостей (12)-(14) получаются матрицы
W(1)1 =
21,4766 20,526 -20,026 -20,4019 -40,0192 59,0442 ©(1)1 НЮ 0 0 11 .
(15)
(16)
Этап 1.2. Масштабирование весовых коэффициентов "(1) первого слоя путем деления значений элементов каждого столбца матрицы Ж(1)1 на модуль коэффициента "(1))1:
W
W
(1)2 11i
(1)2 21i
=W
=W
(1)1 М ,
(1)1
21i
W
W
(1)1 11i
(1)1 11i
i = [1, k],
i = [1, k].
(17)
(18)
В результате применения к элементам w(1)1 (j = [1, 2], i = [1, k])
матрицы W(1)1 (15) зависимостей (17) и (18) образуется матрица
W(1)2 =
1 1 -1 -0,9501 -1,9497 2,9484
(19)
Этап 1.3. Приведение модулей весовых коэффициентов w
(1)2
2,i
ма-
трицы W(1)2 (19), не удовлетворяющих неравенству |1| ^ w2i) ^ |k| системы (11), к ближайшему большему целому:
(1)3
Ч/ = <
Ent
-Ent
w.
(1)2
2,i
w
(1)2
2,i
если
, если
w
(1)2
2,i
< |1| И w2f > 0,
w
(1)2
2,i
<11 И W21? < 0, i=[1, k];
w
(1)2
2,i
иначе,
(20)
w
(1)3 _ .„(1)2
1,i
= W
1,i
i = [1, k],
(21)
где Ent — операция нахождения ближайшего большего целого.
Посредством применения к элементам wj1'2 (j = [1, 2], i = [1, k])
матрицы W(1)2 (19) зависимостей (20), (21) формируется матрица
W(1)3 =
1 1 -1 -1 -1,9497 2,9484
(22)
Матрицы W(1)3 (22) и в(1)1 (16) показывают, что задача получения весовых коэффициентов и порогов слоя с наложенными на них ограничениями (11) и (10) выполнена.
2. Процедура коррекции весовых коэффициентов и порогов нейронов второго слоя ИНС-преобразователя fx — Ny. Пример схемы, реализующей формирование бита во втором слое ПФИ f — , приведен на рис.2, где г]1' — выходной сигнал j-го нейрона первого слоя, S, — взвешенная сумма входных сигналов i-го нейрона второго слоя.
Анализ аппаратных затрат на реализацию схемы (см. рис. 2) свидетельствует о линейной зависимости числа LUT ПЛИС от числа n разрядов преобразователя. Так, для n = 8 требуется 168, а для n =16 — 336 LUT.
В схеме (см. рис.2) в произведении вида w(2i)zJ(1) переменная г]1' = {0, 1} является однобитовой. Вследствие этого в целях упрощения схемы умножителя целесообразно операцию w]2,:' • zj1' представить
Входы zf1 (с выхода 1 -го слоя)
w
С 2) '1,1 '
г® ■ (2) Щ.1 ■
Zf ■
,С2) „Ш
Умножил ¿ль ■¿1
У.чнОжтель (. ум МЭТОр
Умножитель ■¿3
Выход
Рис. 2. Структурная схема формирования фх для трехразрядного ПФИ
N
в следующем виде:
,(2)
(1)
j • Zj =
(2) (1) ■1], если г] = 1,
0 иначе.
(23)
Представление операции умножения ш]2 • в виде (23) требует проведения коррекции значений весовых коэффициентов и порогов нейронов второго слоя, осуществляемой с помощью предлагаемой далее процедуры, которая выполняется поэтапно.
Этап 2.1. Масштабирование весовых коэффициентов и порогов
(2) (2)
нейронов второго слоя путем деления значений элементов и в\
каждого ¿-го столбца (г = [1, к]) матриц W (2) и 0(2) на модуль соот-
(2)
ветствующего порога в\ нейрона второго слоя:
(2)1 (2) Ч/ = j
Q((2)1 = Q.
(2)
(2)
j = [1, 2], i = [1, k ], Q(2) , i = [irr].
(24)
(25)
Посредством применения зависимостей (24) и (25) к матрицам W(2) (6) и 0(2) (7) получены матрицы W(2)1 и 0(2)1:
W(2)1 =
-3,5798 1,8159 -0,0805 -1,0613 -1,8206 0,7293 0,7851 0,0957 0,7142 0(2)1 = 11-1 1 111 .
(26)
(27)
Этап 2.2. Умножение значений элементов г-х столбцов (г = [1, к]) матриц W(2)1 и 0(2)1 на 2, если модуль максимального элемента
¿-го столбца матрицы W (2)1 меньше модуля
w,
(2)1
= max
j
w
(2)1
элемента
i(2)1
матрицы
0(2)1:
о (2)1
(2)2 I 2 • wj-,/ , если max
wj,/ =
w
(2)1
<
(2)1
(2)1
wj « иначе,
3(2)1
, j = [1, k], i=[1, k]; (28)
0(2)2 I 2 ^ 0i , еСЛИ mjax
л(2)1 J
0; иначе
w
(2)1
j ,«
<
(2)1
i = [1, k]. (29)
После применения зависимостей (28) и (29) к матрицам W(2)1 (26) и 0(2)1 (27) получены матрицы
W(2)2 =
-3,5798 1,8159 -0,161 -1,0613 -1,8206 1,4586 0,7851 0,0957 1,4284
0(2)2 = 11—1 1 2
(30)
(31)
Этап 2.3. Деление значений элементов w(2)2 i-го столбца (i = [1, k])
матрицы
= max
j
матрицы
W(2)2 на модуль его максимального элемента
w
(2)2
w
(2)2
j,« ©(2)2
Положительные значения порогов 0(2)2 (г = [1, к]) остаются неизменными, а отрицательные делятся на
максимальный элемент
(2)3 (2)2 W = w
j,/ j,/
(2)2
w
max
j
w
i-го столбца матрицы W(2)2: (2)2
j,/
, j = [1, k], i = [1, k]; (32)
(2)2
0(2)3 =
max
j
w
(2)2
j,«
, если 0г(2)2 < 0;
i = [1, k]. (33)
#(2)2 иначе,
Посредством применения зависимостей (32) и (33) к матрицам W(2)2 (30) и 0(2)2 (31) получены матрицы
-1 0,9974 -0,1104 -0,2965 -1 1 0,2193 0,0526 0,9793
W(2)3 =
©(2)3 = || -0,2793 1 2 || .
(34)
(35)
Этап 2.4. Округление до целого (round) значений весовых коэффициентов j (j = [1, k], i = [1, k]) матрицы W(2)3 (34) и порогов
max
max
0(2)3 (г = [1, k ]) матрицы 0(2)3 (35):
wj2)4 = round , j = [1, k], г = [1, k];
0(2)4 = round (#г(2)3) , j = [ Y/k ], г = [ITT].
(37)
В результате применения зависимостей (36) и (37) к матрицам W(2)3 (34) и 0(2)3 (35) получены матрицы
W(2)4 = 0(2)4 =110 1
-1 1 0
0 -1 1
0 0 1
2
(38)
(39)
Этапы 2.5-2.7, рассматриваемые далее, выполняются в том случае, если ни один из элементов г-го столбца матрицы не принимает
положительных значений, а порог 0(2)4 матрицы 0(2)4 — отрицательного значения; элемент 0(2)4 матрицы 0(2)4 принимает значение, равное единице, и только один 3-й элемент (3 = [ 1, к]) принимает значение, неравное нулю.
Этап 2.5. Выполняются операции:
' 2wj2)1, если (ш£)4<0 для j = [17!]) и (#f)4 > 0
k
w
(2)5 = I 2wj2)3, если I £
3
3=1
w
(2)4
3,i
= 1 и
и
(2)4
= 1 ,
(40)
w
(2)4
3,i
иначе,
0(2)5 =
t j = [1, k], г = [1, k]; 20(2)1, если (wg)4<0 для j = [ИД]) и (0(2)4 > о)
(2)4
0i иначе,
(41)
3 = [1, к], г = [1, к].
Этап 2.6. Округление до целого элементов матрицы W(2)5 (40), полученной в результате выполнения операции
(42)
w(2)6 = round (wjf) , j = [1, k], г = [1, k].
3,i
Этап 2.7. Элементы (3 = [1, к], г = [1, к]) матрицы W(2)6, превышающие единицу по модулю, принимаются равными единице с
Рис. 3. Логическая схема второго слоя трехразрядного ИНС-преобразователя / ^ N на основе матриц ^(2)4 (38) и ©(2)4 (39)
учетом знака
(2)7
щ/ = < -1,
(2)6 ^ если ш) / > 1,
(2)6
если ш)/ < — 1,
3
j = [1,k ], i =[1 ,k ], (43)
(2)6
wj,/ иначе.
С учетом проведенной процедуры коррекции логическая схема, реализующая второй слой двухслойного персептрона трехразрядного ПФИ ^ N (см. рис. 1) с использованием значений весов (38) и порогов (39), содержит только двухвходовые логические элементы "И" (рис. 3) вместо цифровых умножителей (см. рис. 2).
В таблице приведены характеристики аппаратных затрат С (2) на реализацию второго слоя сети ПФИ ^ ^ N (см. рис. 1) на основе схем, представленных на рис. 2 и 3, в зависимости от числа к разрядов (разрядности) результата N для нескорректированных и скорректированных весов синаптических связей и порогов нейронов.
Таблица
Зависимость аппаратных затрат С(2) второго слоя ПФИ /х ^ Ыу от разрядности к результата Ну
Разрядность к результата Ну LUT (до / после коррекции)
3 168/3
4 288 /4
6 624/6
8 1088 / 8
10 1680 / 10
12 2400 / 12
Как видно из таблицы, реализация второго слоя сети ПФИ fx ^ N на логических элементах с использованием скорректированных значений весовых коэффициентов и порогов нейронов позволяет на два порядка сократить аппаратные затраты по сравнению с применением весовых коэффициентов, полученных на основе настройки сети с использованием алгоритма обратного распространения ошибки [11].
Реализация структуры ИНС-преобразователя частоты fx в код на основе двухслойного персептрона. При микроэлектронной реализации структуры ИНС-преобразователя (см. рис. 2) с учетом скорректированных значений весовых коэффициентов и порогов нейронов на основе описанных ранее процедур использована микросхема
1
БРвА XC2S15-5VQ100C фирмы ХШпх емкостью 15 тыс. эквивалентных вентилей. В качестве постоянного запоминающего устройства (ПЗУ) для хранения кодов соединений (прошивки) применяется микросхема XC17S15XLPD8C — последовательное ПЗУ, специально разработанное под этот кристалл. Оба используемых чипа работают при напряжении питания 2,5 В, что обеспечивает низкую потребляемую ими мощность. В качестве генератора синхросигналов с частотой /0 = 100 МГц применяется микросхема НО-11С-100.000.
Стоимость комплектующих:
XC2S15-5VQ100C ( микросхема БРвА) — 6,8 долл.,
ХС17S15XLPD8C (ПЗУ) — 2,1 долл.,
Н0-ПС-100.000 (БИС генератора) — 2,5 долл.
Синаптические связи ИНС преобразователя в выбранной микросхеме ПЛИС реализованы при помощи двоичных умножителей частоты [1]. При применении более дорогих микросхем ПЛИС (с ценой от 12 долл. и выше) они могут быть реализованы на основе цифровых менеджеров частот (DCM).
На принципиальной схеме устройства (рис. 4) использованы следующие обозначения: /х — сигнал с частотного датчика; Яе8[9:0] — выход результата у*п в виде 10-разрядного унитарного кода; STRB — строб выдачи уП; /0 = /Хтах — опорная частота преобразования; OVF и SBZ — индикация значений переменной к биосигнала, например больше и меньше максимально допустимых.
После включения питания кристалл БРОА автоматически загружает в себя программу из ПЗУ и начинает функционировать в соответствии с работой электрической схемы ИНС-преобразователя, созданной (скомпилированной) при помощи специальной системы автоматизированного проектирования (САПР). При разработке схемы реализованы такие ее возможности, как построение иерархических структур,
Рис. 4. Принципиальная схема ИНС-преобразователя сигналов на базе FPGA
генерация модулей по заданным параметрам, синтез схемы по ее описанию на языке описания аппаратуры высокого уровня VHDL [1].
Высокая степень интеграции современных ПЛИС, например Virtex-4 фирмы Xilinx, обеспечивает размещение в одном кристалле достаточно большого числа ПФИ — десятки, сотни и более. При этом настройка ИНС проводится в ПЛИС либо на основе вычислительных ресурсов этой же схемы, либо с помощью отдельной подсистемы обучения, подключенной к программируемой схеме через специальный интерфейс.
Выводы. 1. Результаты исследования показывают, что задача настройки нейронных сетей, осуществляющих преобразование формы представления информации, является актуальной, а ее эффективное решение позволяет существенно упростить аппаратную реализацию ИНС-преобразователей.
2. Процедуры коррекции значений весов синаптических связей и порогов нейронов для преобразователя частоты в код на основе двухслойного персептрона могут быть модифицированы и применены для коррекции параметров нейроузлов преобразователя, построенного на основе других видов ИНС и способов кодирования результата.
3. Процедуры коррекции параметров нейроэлементов ИНС также эффективны для программной реализации нейросетевых моделей обработки цифровых данных, так как обеспечивают повышение быстродействия обработки цифровых данных или снижение требований к производительности микропроцессорных средств, применяемых для программной реализации ИНС.
СПИСОК ЛИТЕРАТУРЫ
1. Локтюхин В. Н., Челебаев С. В. Нейросетевые преобразователи импульсно-аналоговой информации: организация, синтез, реализация / Под общ. ред. А.И. Галушкина. - М.: Горячая линия - Телеком, 2008. - 144 с.
2. David W. Tank, John J. Hopfield. Simple "neural" optimization networks: an A/D converter, signal decision circuit and a linear programming circuit // IEEE Circuit and Systems. - Vol. CAS-33, May 1986. - P. 533-541.
3. Bang W.Lee, BingJ.Shen. Design of a neural-based A/D converter using modified Hopfield Network // IEEE Solid-State Circuits. - Vol. SC-24, Aug. 1989. -P. 1120-1135.
4. Daponte P., Grimaldi D., Michaeli L. Gray code ADC based on an analog neural circuit // Radioengineering. - Vol. 4. No. 1. - P. 7-12. Apr. 1995.
5. P h a m C-K., T a n a k a M., S h o m o K. A simple-based A/D converter employing CMOS inverters // in Proc. IEEE Int. Conf. on Neural Networks, Jul. 1994.
6. MartinelliG., PerfeuiR. Synthesis of feedforward neural analogue-digital convertors // IEEE Proc. G. - Vol. 138. No. 5. - P. 567-574. Oct. 1991.
7. Л о к т ю х и н В. Н., Ч е л е б а е в С. В. Принципы применения технологии искусственных нейронных сетей для проектирования преобразователей частотно-временных параметров сигналов в код // Датчики и системы. - 2006. - № 2. - С. 43-56.
8. Локтюхин В. Н., ЧелебаевС. В. Методика синтеза преобразователей импульсно-аналоговых сигналов с использованием операций нейросетевого базиса // Нейрокомпьютеры: разработка, применение. - 2006. - № 10. - С. 57-71.
9. Локтюхин В. Н., ЧелебаевС. В. Принципы построения нейросетевых преобразователей биоэлектрических сигналов в цифровую форму // Медицинская техника. - 2007. - № 6. - С. 15-19.
10. Л о к т ю х и н В. П., Ч е л е б а е в С. В. Нейросетевые преобразователи частотно-временных параметров сигналов в код // Датчики и системы. - 2008. - № 2. - С. 17-22.
11. Уоссермен. Нейрокомпьютерная техника. - М.: Мир, 1992.
Статья поступила в редакцию 20.11.2008
Виктор Николаевич Локтюхин — д-р техн. наук, профессор кафедры "Биомедицинская и полупроводниковая электроника" (БМПЭ) Рязанского государственного радиотехнического университета (РГРТУ), окончил РГРТУ в 1970 г. Специалист в области применения аппарата искусственных нейронных сетей для синтеза интеллектуальных вычислительных систем.
V.N. Loktyukhin graduated from the Ryazan' State RadioEngineering University in 1970. D. Sc. (Eng.), professor of "Biological-Medical and Semiconductor Electronics" department of the Ryazan' State Radio-Engineering University. Specializes in the field of application of apparatus artificial neuron nets for synthesis of intellectual computing systems.
Сергей Валерьевич Челебаев — канд. техн. наук, доцент кафедры БМПЭ РГРТУ, окончил РГРТУ в 2002 г. Специалист в области применения аппарата искусственных нейронных сетей для синтеза преобразователей формы представления информации.
S.V. Chelebaev graduated from the Ryazan' State RadioEngineering University in 2002. Ph. D. (Eng.), assoc. professor of "Biological-Medical and Semiconductor Electronics" department of the Ryazan' State Radio-Engineering University. Specializes in the field of application of apparatus artificial neuron nets for synthesis of converters of data presentation form.
Андрей Васильевич Антоненко — аспирант кафедры БМПЭ РГРТУ, окончил РГРТУ в 2007 г. Специализируется в области обучения нейросетевых преобразователей формы представления информации.
A.V. Antonenko raduated from the Ryazan' State RadioEngineering University in 2007. Post-graduate of "Biological-Medical and Semiconductor Electronics" department of the Ryazan' State Radio-Engineering University. Specializes in the field of training of neuron net converters of data presentation form.
