CC BY
48СХЕМОТЕХНИКА И ПРОЕКТИРОВАНИЕ CIRCUIT ENGINEERING AND DESIGN
УДК 004.315 DOI: 10.24151/1561-5405-2021-26-1-40-53
Повышение быстродействия многоразрядного арифметико-логического устройства
А.Н. Якунин, Аунг Мьо Сан, Кхант Вин
Национальный исследовательский университет «МИЭТ», г. Москва, Россия
yakunin.alexey@gmail.com
В современных микропроцессорах для сокращения временных затрат широко применяется арифметико-логическое устройство (АЛУ) с ускоренной организацией арифметического переноса, характеризующееся высоким быстродействием по сравнению с АЛУ с последовательной организацией арифметического переноса. Однако при наращивании разрядности входных данных время работы такого АЛУ линейно возрастает с ростом числа разрядов. Разработка эффективного АЛУ для обеспечения более высокой производительности, чем существующие известные решения, является актуальной задачей. В работе выполнен анализ АЛУ с последовательной и ускоренной организацией арифметического переноса. Для повышения скорости работы разработано многоразрядное АЛУ. Моделирование всех схем АЛУ осуществлено в среде САПР Altera Quartus-II. Проведено сравнение по количеству логических элементов и максимальной задержке в отчете моделирования схем АЛУ для 4, 8, 16, 32 и 64 разрядов. Реализована схема проверки результатов для подтверждения достоверности функционирования разработанного АЛУ. Установлено, что при выполнении операций с 64-разрядными операндами разработанное АЛУ дает снижение максимальной задержки на 53 % по сравнению АЛУ с последовательной организацией арифметического переноса и на 35,5 % по сравнению с АЛУ с ускоренной организацией арифметического переноса.
Ключевые слова: арифметико-логическое устройство (АЛУ) с последовательным арифметическим переносом; АЛУ с ускоренным арифметическим переносом; арифметический перенос; количество логических элементов; максимальная задержка
Для цитирования: Якунин А.Н., Аунг Мьо Сан, Кхант Вин. Повышение быстродействия многоразрядного арифметико-логического устройства // Изв. вузов. Электроника. 2021. Т. 26. № 1. С. 40-53. DOI: 10.24151/1561-5405-2021-26-1-40-53
© А.Н. Якунин, Аунг Мьо Сан, Кхант Вин, 2021
Improving Performance of a Multi-Bit Arithmetic Logic Unit
A.N. Yakunin, Aung Myo San, Khant Win
National Research University of Electronic Technology, Moscow, Russia yakunin.alexey@gmail.com
Abstract. In modern microprocessors to reduce the time resources the arithmetic-logic units (ALU) with an increased organization of arithmetic carry, characterized by high speed, compared to ALU with sequential organization of the arithmetic carry, are commonly used. However, while increasing the bit number of the input operands, the operating time of ALU of ALU with the accelerated arithmetic carry increases linearly depending on the number of bits. Therefore, the development of ALU, providing higher performance than the existing known solutions, is an actual task. In this work the analysis of ALU with sequential and accelerated organization of the arithmetic carry has been performed. To increase the speed of the operation, a multi-bit ALU has been developed. The simulation of ALU circuits has been executed in Altera Quartus -II CAD environment. The comparison has been performed by the number of logical elements and the maximum delay as a result of modeling the ALU circuits for 4, 8, 16, 32, and 64 bits. A scheme for checking the results has been implemented to confirm the reliability of developed ALU. As a result, it has been found that when performing operations with the 64-bit operands, the developed ALU reduces the maximum delay by 53 % compared to ALU with sequential arithmetic carry and by 35.5 % compared to ALU with the accelerated arithmetic carry, respectively.
Keywords. ALU with sequential arithmetic carry; ALU with the accelerated arithmetic carry; ALU; arithmetic carry; number of logic elements; maximum delay
For citation. Yakunin A.N., Aung Myo San, Khant Win. Improving performance of a multi-bit arithmetic logic unit. Proc. Univ. Electronics, 2021, vol. 26, no. 1, pp. 40-53. DOI. 10.24151/1561-5405-2021-26-1-40-53
Введение. Как правило, задача чипов современных интегральных схем, таких как микропроцессоры общего назначения, цифровые сигнальные микропроцессоры, микроконтроллеры и другие специализированные схемы, - обработка цифровых данных и управление внутренними или внешними устройствами системы. Обычно это осуществляется с помощью алгоритмов, основанных на логических и арифметических операциях [1]. Для арифметической и логической обработки данных применяется арифметико-логическое устройство (АЛУ), которое является обязательным вычислительным элементом во всех современных микропроцессорных системах [2].
Вопросы проектирования АЛУ изложены, например, в работах [3-9]. АЛУ - логическая комбинационная схема, которая реализует арифметические и поразрядно-логические операции над входными многоразрядными операндами. Известны два типа АЛУ - с последовательной и ускоренной организацией арифметического переноса. Схемная реализация АЛУ с последовательной организацией арифметического переноса проста, однако она характеризуется невысоким быстродействием. Для повышения скорости работы широко используют АЛУ с ускоренной организацией арифметического переноса. Производительность такого АЛУ выше, чем у АЛУ с последовательной организацией арифметического
переноса. Тем не менее при наращивании разрядности входных данных его задержки по-прежнему линейно возрастают с ростом числа разрядности.
Цель настоящей работы - разработка эффективной структуры АЛУ для обеспечения более высокой производительности по сравнению с известными схемными решениями. Для достижения поставленной цели решают следующие задачи: анализ существующих схем АЛУ (с последовательной и ускоренной организацией арифметического переноса); разработка многоразрядного АЛУ с параллельно-префиксной организацией арифметического переноса; моделирование представленных АЛУ в среде САПР Altera Quartus-II; сравнение полученных характеристик при моделировании и подтверждение достоверности результатов работы разработанного АЛУ.
АЛУ с последовательной организацией арифметического переноса. Многоразрядное АЛУ может быть реализовано как комбинационная схема с использованием последовательного объединения в цепь n одноразрядных АЛУ, где n - число разрядов входных операндов [8]. При этом выход арифметического переноса некоторого разряда подключается ко входам арифметического переноса следующего разряда и т.д. Поэтому такое АЛУ называется АЛУ с последовательным арифметическим переносом (АЛУ с ПАП). На рис.1 показана схема 4-разрядного АЛУ с ПАП (n = 4).
Рис. 1. Схема 4-разрядного АЛУ с последовательной
организацией арифметического переноса Fig.1. Scheme of 4-bit ALU with sequential organization of arithmetic carry
Основу данной схемы составляет одноразрядное АЛУ, которое выдает результат операции в зависимости от значения 4-битного управляющего слова S, определяющего тип операции (сложение, вычитание, дизъюнкция, конъюнкция и т.д.). Сигнал модификатора m используется для разделения арифметических и логических операций: при m = 0 выполняются логические операции, при m =1 - арифметические операции; Р - сигнал арифметического переноса; а и Ь - разряды входных операндов A и B; ^ - разряд результата операции.
Работу АЛУ с ПАП для результата операции R и арифметического переноса p каждого разряда можно описать следующими логическими выражениями [8, 9]:
R = (S^afa v S2ai bt) Ф (at v S b v Sob ) Ф mp^,
Pi = (S3ab v S2aib1 ) v (ai v Sb v Sb )pi_1 ,
где символы «Ф» и «v» обозначают знаки логических операций: «Исключающее ИЛИ» и «ИЛИ».
Данные логические выражения содержат четыре переменные управляющего слова S, которые могут определить 16 различных операций. Количество выполняемых операций удваивается, поскольку с помощью сигнала m можно разделить 16 логических и 16 арифметических операций. Значение входного арифметического переноса pEX влияет на результат арифметической операции, т.е. получаются два разных результата арифметической операции (при p^ = 0 и p^ = 1). Таким образом, схема АЛУ с ПАП позволяет выполнить всего 48 операций над 4-разрядными входными операндами (табл.1).
Таблица 1
Операции, выполняемые АЛУ с ПАП
Table 1
Operations performed by ALU with sequential arithmetic carry
Номер набора Уп эавляющее слово Результат операции R
S3 S2 Si So m - 0 m - 1
Pвх - 0 Pвх - 1
0 0 0 0 0 A A A +1
1 0 0 0 1 A v B A v B (A v B) +1
2 0 0 1 0 A v B A v B (A v B) +1
3 0 0 1 1 —1 —1 0
4 0 1 0 0 AB AB + A AB + A +1
5 0 1 0 1 B AB + (A v B) AB + (A v B) + 1
6 0 1 1 0 A Ф B A — B—1 A — B
7 0 1 1 1 A v B ab—1 AB
8 1 0 0 0 AB AB+A AB + A +1
9 1 0 0 1 a Ф b A + B A + B +1
10 1 0 1 0 B AB + (A v B) AB + (A v B) +1
11 1 0 1 1 AB AB — 1 AB
12 1 1 0 0 0 A + A A + A +1
13 1 1 0 1 Ab A + (A v B) A + (A v B) +1
14 1 1 1 0 A v B A + (A v B) A + (A v B) +1
15 1 1 1 1 A A — 1 A
Примечание. «+» и « — » обозначают арифметические знаки сложения и вычитания соответственно.
Из таблицы видно, что при m = 0 АЛУ с ПАП может сгенерировать логические функции «НЕ», «И», «ИЛИ», «И-НЕ», «ИЛИ-НЕ», «Исключающее ИЛИ», «Исключающее ИЛИ-НЕ», передачи операнда и т.д. При m = 1 АЛУ выдает с помощью pвх результат таких арифметических операций, как сложение, вычитание, инкрементация,
декрементация, умножение на два, передача данных и т.д. Для реализации арифметической операции вычитания применяются обратный и дополнительные коды. Например, при S3 = S0 = 0 и S2 = Sl = m = pвx =1 получается арифметическое сложение операнда A с операндом B, представленным в дополнительном коде (Я = А + В + 1) ), т.е. арифметическая операция вычитания: Я = А — В.
К преимуществам АЛУ с ПАП относится простота аппаратной реализации, к недостаткам - низкое быстродействие (формирование сигналов результата операции и выходного арифметического переноса в каждом разряде осуществляется после поступления сигнала входного арифметического переноса предыдущего разряда). Следовательно, его критическая задержка увеличивается вместе с количеством разрядов входных операндов.
АЛУ с ускоренной организацией арифметического переноса. АЛУ с ПАП работает относительно медленно, поэтому целесообразно использовать другой тип АЛУ. Параллельный перенос позволяет реализовать схему АЛУ с более быстрым арифметическим переносом. Такую схему называют АЛУ с ускоренным арифметическим переносом (АЛУ с УАП) [8, 9]. Для уменьшения времени работы АЛУ с УАП использует сигналы подготовительных функций di и _//, которые не зависят от входного арифметического переноса из предыдущего разряда. Для определения этих функций введем следующие обозначения:
йг = № а1Ь1 V а1Ь1),
/г = (аг V ^ Ъг V Ъг )•
Расчет арифметического переноса /-го разряда можно записать как
Р, = V /,р,—1.
Для реализации 4-разрядного АЛУ с УАП логические выражения для вычисления каждого арифметического переноса имеют вид
Ро = V /00Рвх ,
Р1 = V /1Ро = 4 V №о V /1/оРвх ,
Р2 = Л2 V /2Р1 = Л2 V /2V //4> V ///Рвх , (1)
Ръ=<*.3 V /3Р2 = ^3 У /б/2 У /М У /3/2/^0, V /3/2/1/0 Ах •
сГ г
В выражении (1) вычисление всех сигналов арифметического переноса зависит только от сигналов подготовительных функций и сигнала входного арифметического переноса рвх . Поэтому они могут вычисляться одновременно. Это влияет на повышение быстродействия работы АЛУ. Выражение (1) реализует логику схемы ускоренного переноса, которая параллельно выдает сигналы арифметического переноса для определенных разрядов. На рис.2,а представлена схема 4-разрядного АЛУ с УАП, которая содержит четыре одноразрядных АЛУ и схему ускоренного переноса.
В схеме выходные сигналы Л' и /' формируются по выражению (1) и используются для схемной реализации большого размера АЛУ с УАП. Для наращивания разрядов операндов обычно применяют способ групповой организации цепей переноса. На рис.2,б показана схема 16-разрядного АЛУ с УАП. В схеме в каждом 4-разрядном АЛУ с УАП формируются сигналы Л' и /', поступающие на вход схемы ускоренного переноса.
Рис.2. Схемы 4-разрядного (а) и 16-разрядного (б) АЛУ с ускоренной организацией
арифметического переноса Fig.2. Schemes of 4-bit (a) and 16-bit (b) ALU with accelerated organization of arithmetic carry
При п > 16 АЛУ с УАП работает гораздо быстрее по сравнению с АЛУ с ПАП. Тем не менее задержка АЛУ с УАП по-прежнему линейно возрастает с ростом п и увеличиваются его аппаратные затраты.
Разработка многоразрядного арифметико-логического устройства. Для повышения быстродействия многоразрядного АЛУ разработана схема АЛУ, в которой используется новая структура для формирования сигналов арифметического переноса.
Реализация этой структуры начинается с вычисления сигналов подготовительных функций для каждого входного разряда операндов г, 0 < г < п — 1:
d, = S3aibi v S1ai Ъг, f = аг v SiЪг v S0b1.
(2)
Вычисление нормального арифметического переноса Р АЛУ формулируется как
Pi = di v fA-1 v f,fl-1d,-2 v fifi-Ji-2 di-3 v ■■■ v fifi-1 ■ ■ /оРвх .
(3)
Основываясь на определении (2), можно показать, что а/ = а. Тогда выражение (3) будет иметь вид
Рг = (Лг V Лг—1 V /г—ХЛг—2 V /г—Х/г—2Лг—3 V ••• V /г—У /оРвх )/г .
Используя новую переменную 2, уравнение (4) можно преобразовать так:
Рг = (Лг V Лг—1 V Ъ-А-г V /г—Х/г—2Лг—Ъ V ••• V /г—Х- /оРвх )/г = 2г/г ■
(4)
(5)
Из (5) видно, что активность переключения битов р в равной степени зависит от значений, принятых битами /, и значения ^ . Учитывая определение (2), в частности, для г4 согласно (5) имеем
= а,v аъ v /ъ/2 (йг v v /з/2//о(ао v рвХ > (6)
Положим, что
Бг = а, V ХН ^ = /,, (7) тогда уравнение (6) эквивалентно
2 4 = Б4 V ¥3Б2 V ¥ъКБ0 ,
где Б0 = ао V рвх . В операторной форме ^ может быть представлено как В случае 8 разрядов аналогично вычисляются значения •••^ :
27 = Б7 V Р6 Б5 V Р6 Р4Б3 V Р6 Р4¥2 Б1 V Р6 Р4¥2 ¥0
= Б6 V Г5 Б4 V Г5 Г3 Б2 V Г5 Г3 ЕБо 25 = Б5 V Ра, Б3 V Р4 р2 Б1 V Р4Р2 Ро
24 = Б4 V Р3 Б2 V Р3 Р1Бо
г3 = Б3 v р2 Б1 v ^ Ро
Ч = Б2 V Р1Бо 21 = Б1 v Ро
2 о = Бо
где D0 = d0 v Pin и F0 = f0 Рвх .
Принятые биты zi можно формировать с помощью префиксного ассоциативного оператора « ° » согласно следующим уравнениям:
;7=(Д,Д)о(д,д)о(д,д)о(д,д)
;5=(Д,Д)о(Д,Д)о(Д,Д)
г2=(ад)оф0)
г,=(АЛ) = (А)
Используя ассоциативный оператор, связывающий пары сигналов Д и ^, можно получить биты четной и нечетной индексированной позиции битов:
Z2m (Aw; 5 Аи;-1 ) ° (Аи;-2 ' Аи;-3 )
'(А)
= .....ЧАЛ).
(8)
Вычисление ^ можно представить в виде параллельного префиксного дерева. Расчет битов вместо нормальных арифметических переносов р усложняет получение битов окончательного результата Я, поскольку в этом случае вычисление Я может быть преобразовано следующим образом:
Я, = ® £ ® шрг_1 = ® £ ® тг£. (9)
Выходной арифметический перенос рп_х (т.е. рвых ) формируется как
рп_1 ~ 2п_\1п_\ .
(10)
Далее рассмотрим структурную схему АЛУ. Она состоит из трех каскадов (рис.3): предвычисления; формирования параллельного префиксного дерева; формирования результата.
Работа данной схемы начинается с предварительного вычисления подготовительных функций ^ и £ для каждого разряда с помощью блоков подготовительных функций (БПФ), реализованных согласно уравнению (2). Затем при объединении полученных битов ^ и £ из БПФ формируются пары сигналов Д и Я в основании выражения (7). Далее с помощью сигналов Д и Д1 вычисляются сигналы для четной и нечетной позиций битов в основании (8), пока сигнал ^ не будет известен для каждого разряда. В итоге данное АЛУ вычисляет результат операции Я на основе уравнения (9) с использованием блока формирования результата (БФР). Сигнал выходного арифметического переноса реализуется по уравнению (10).
Рис.3. Схема 8-разрядного разработанного АЛУ Fig.3. Scheme of 8-bit proposed ALU
Для проектирования схемы разработанного АЛУ, которая имеет разрядность больше, чем 8 разрядов, предложена схема 64-разрядного АЛУ (рис.4). В работе реализуются схематичные блоки, применяющиеся для большей наглядности префиксного дерева. Эти блоки принимают входные данные от заданной позиции бита (D, F)1-1, а также от более низких позиций бита (D*, F*) -1 на предыдущем уровне в соответствии с выражением (D,F)' = (ДFfl °(Z>*,F*)M =(Z>v FD*f\(FF*tl. Затем они объединяются между собой для создания префиксного дерева.
Анализ данной структуры АЛУ показал, что количество уровней схематичных блоков на каскаде префиксного дерева соответствует l = log2 n -1, где n - разрядность входных операндов, каждый из которых имеет одинаковое число схематичных блоков. Критический путь данного АЛУ проходит через БПФ для предварительного вычисления di и f, двухвходовой элемент для формирования сигналов Д и F-i, log2 n -1 схематичного блоков для вычисления zt и БФР для получения сигнала Ri. Таким образом,
Рис.4. Схема 64-разрядного разработанного АЛУ (■, □ - схематичные блоки) Fig.4. Scheme 64-bit proposed ALU (■, □ - schematic blocks)
время выполнения операций разработанного АЛУ достигает значения, которое растет с числом разрядов логарифмически, а не линейно.
Результаты моделирования АЛУ. Моделирование схем рассмотренных АЛУ для выполнения 4-, 8-, 16-, 32- и 64-разрядных операндов проведено в среде САПР Quartus-II на базе ПЛИС Altera «EP2C20F484C7» семейства Cyclone-II. Для оценки аппаратных и временных затрат используются количество логических элементов и максимальная задержка в отчете результатов моделирования. В табл.2 для сравнения приведены аппаратные и временные затраты АЛУ. Достоверность выполнения операций 8-разрядного разработанного АЛУ подтверждена временной диаграммой, полученной в среде САПР Quartus-II (рис.5).
Анализ характеристик представленных АЛУ показывает, что аппаратные затраты разработанного АЛУ выше, чем у АЛУ с ПАП и АЛУ с УАП, в частности, у 64-рязрядных АЛУ эта разница равна 156 логическим элементам (33 %) и 126 логическим элементам (26 %) соответственно. Однако разработанное АЛУ дает снижение максимальной задержки по сравнению с другими АЛУ, поэтому быстродействие разработанной структуры будет выше, чем у АЛУ с ПАП и АЛУ с УАП. В частности, разработанное АЛУ дает выигрыш в скорости до 53 % по сравнению с АЛУ с ПАП и до 35,5 % по сравнению АЛУ с УАП. Результаты показывают, что чем больше разрядность АЛУ, тем больше процентная разность скорости работы между ними.
Таблица 2
Аппаратные и временные характеристики АЛУ
Table 2
Hardware and timing characteristics of the ALUs
Количество логических элементов АЛУ
Число разрядов Максимальная задержка АЛУ, нс
АЛУ с ПАП АЛУ с УАП Разработанный АЛУ АЛУ с ПАП АЛУ с УАП Разработанный АЛУ
4 17 21 19 14,2 14,5 14,1
8 36 36 42 19,5 19 17,9
16 74 89 92 22,1 20,7 20,2
32 155 171 213 31,2 26 23,5
64 315 345 471 58,2 42,6 27,4
Simulation Waveforms
Smdabon mode Functional
Master Time Вас 26.625ns «|>|Pointet: 37.39ns Interval: 10.77 ns Start:
A Эё ^ Name Vdue. 2663i )ps 20.0 ns 40 0ns 60 0ns 80 0ns 100 0ns 120 0ns 140 0ns 1601
26.6 25 ns
U¡>0 III a 111 b a s M Pin a R Pout U 124 U 15 UO U1 U1 U 125 UO ; 78 X 213 X 12' X 147 X 32 X 193 X 216 X 239 X 140 X 29 X 52 X 75 X 98 X 121 X 144 X 167 X
: 163 X 32 X 15 X 69 X 123 X 177 X 8 X 29 X 83 X 137 X 191 X 245 X <3 X 97 X 151 X 205 X
M —♦ 8°. ¿J 1*13 : 9 x 6 x о X 15 X 9 X 6 x 0 x 5 x 15 X 10 X 4 X 1 X 11 X 14 X 9 x 6 X
1#23 I
1*24 I I I 1 1 1 1 I
1^25 : 241 X 121 X 123 X 146 X 156 x 15 X 216 x 29 115 X 118 X 52 X 255 X 221 < 134 7 X 149 X
<>34 1 1 1 1 1 1 1 I I 1
Рис.5. Результаты выполнения операций разработанного АЛУ Fig.5. Simulation results of the developed ALU
Подтверждение достоверности результатов работы АЛУ. Достоверность работы АЛУ подтверждена временной диаграммой с малым количеством частных примеров (см. рис.5). В действительности входные операнды АЛУ имеют большое количество возможных значений. Поэтому целесообразно использовать другой способ подтверждения. Для подтверждения достоверности АЛУ при всех возможных значениях аргументов предлагается использовать схему для проверки результатов, представленную на рис.6. Схема содержит 8-битное разработанное АЛУ, 8-битное стандартное (эталонное) АЛУ с ПАП, 22-битный суммирующий счетчик [10], 9-битный цифровой компаратор равенства, 4-входовой логический элемент «И» и два инвертора.
Данная схема имеет следующие входы: тактовой импульс (clk), старт (start), сброс (reset), а также выходы: 22-разрядное число (^[15..0]), финиш (Done) и сигнал обнаруживаемой ошибки (Error). Рассмотрим работу схемы. Вначале предположим, что выходной сигнал E компаратора и сигнал инверсии согй выходного переноса счетчика равны
1. В этом случае reset =1 и start= 1, а clk поступает на тактовой вход счетчика через эле-
22
мент «И». Тогда счетчик последовательно вычисляет все 2 =4 194 304 возможных значения 22-разрядного двоичного числа, переход к следующему значению происходит по возрастающему фронту тактового импульса. Расчетные значения определяются счетчиком как q21...q18 - для управляющего слова S3...S0; q17 - для сигнала модификатора m;
Рис. 6. Схема для проверки результатов работы АЛУ Fig. 6. Scheme for checking the results of the developed ALU
q16 - для входного арифметического переноса рвх; q15...q - для первого операнда A и q7...q - для второго операнда B. Все определенные сигналы подаются на соответствующие входы как разработанного АЛУ, так и эталонного АЛУ. Эти АЛУ выполняют операции над входными операндами разными способами в зависимости от значений S...S, т и Рвх и на выходы передают 9-битные результаты (R...R и рвь]х). Далее
компаратор сравнивает два 9-разрядных результата и выдает один выходной сигнал E, показывая, равны ли они. Если все соответствующие разряды равны, то в результате сигнал E будет равен 1 и процесс действия повторится до достижения финиша. Если какие-либо разряды окажутся неравными, то в результате сигнал Error будет равен логической «1» и процесс проверки остановится. Когда выходной перенос счетчика coai составит логическую «1», тогда сигнал Done будет установлен логической «1», т.е. процесс проверки результатов полностью закончится и процесс действия остановится.
Моделирование предложенной схемы проводилось в среде САПР Altera Quartus-II. На рис.7 показана успешная проверка результатов разработанного АЛУ при выполнении операций со всеми возможными значениями двух 8-разрядных операндов, полученная в среде Quartus-II.
SmJabon mode Functional
1» Mast« Time Bar 851« 68 uj «|»| Porte« 124 us Interval •8196 ut Sl«t End
A )p» 10 486 ut 20 972 ue 31 4^7 us 41 943 us 52 4^9ut 62 915u$ 73.4« 83 886uj
* «1 me 85 2 us 8519 68 us
1*0 1*1 ck UO uo
M 1*2 U1
tyi ы s и 15 : ö X i X г X 3 X ' X 5 X 6 X » X 8 X 9 X io X 11 X 12 X 13 X и XiSX 1
-» *JM -spi Ü1 1
8=n OS -sra U1 1 1 1
«1 t>6 -sni 111 1 1 1 1 1 1 1
07 — S[0] U1 1 1 1 1 1 1 1 ........
1*3 M U1
t>9 •iy'0 1> J3 Pn Ü1 и 4194303 UO jnjnjTJOjnjnjnjTjajnjTjajajajn^^
Etc
t*34 Done U1 Г
Рис. 7. Временная диаграмма успешной проверки результатов схемы разработанного АЛУ Fig. 7. Timing diagram of successful verification of the results of the developed ALU
Из рис. 7 видно, что сигнал Done принял значение логической «1» при q21 ...q0 = 4 194 303, т.е. процесс проверки результатов схемы разработанного AЛУ полностью закончен. При этом сигнал обнаруживаемой ошибки никогда не активируется. Это подтверждает, что в схеме разработанного AЛУ отсутствуют какие-либо ошибки структуры при выполнении всех 48 арифметических и логических операций со всеми возможными значениями входных операндов.
Заключение. Aнализ разработанного AЛУ с параллельно-префиксной организацией арифметического переноса показал, что скорость работы арифметических и логических операций повышается. Достоверность результатов работы данного AЛУ при выполнении операций со всеми возможными значениями двух 8-битных операндов подтверждена схемой проверки результатов, моделирование которой выполнено в среде СAПР Altera Quartus-II. В результате сравнительного анализа характеристик AЛУ выявлено, что при количестве разрядов операндов 4, 8, 16, 32 и 64 разработанное AЛУ имеет лучшее быстродействие по сравнению с другими. Однако для схемной реализации разработанное AЛУ имеет б0льшие аппаратные затраты.
Разработанное AЛУ может применяться при проектировании интегральных схем современных высокоскоростных микропроцессоров.
Литература
1. Reto Zimmermann. Binary adder architectures for cell-based VLSI and their synthesis. Zurich: Swiss Federal Institute of Technology, 1997. 110 p.
2. Орлов С.А., Цилькер Б.Я. Организация ЭВМ и систем: учебник для вузов. 2-е изд. СПб.: Питер, 2011. 688 с.
3. Фрике К. Вводный курс цифровой электроники. 2-е изд. испр. М.: Техносфера, 2004. 432 с.
4. Преснухин Л.Н. Микропроцессоры: в 3 кн. Кн. 1: Aрхитектура и проектирование микроЭВМ: учебник для вузов. М.: Высшая школа, 1986. 495 с.
5. Гласман К.Ф., Покопцева М.Н. Цифровые устройства и микропроцессоры. Ч. 1: уч. пособие для студентов. СПб., 2008. 85 с.
6. Tertulien Ndjountche. Sequential and arithmetic logic circuits. Digital electronics 2. Great Britain and the United States, 2016. 330 p.
7. Угрюмов Е.П. Цифровая схемотехника: учеб. пособие для вузов. 2-е изд., перераб. и доп. СПб.: БХВ-Петербург, 2005. 528 с.
8. Моделирование микропроцессорных систем на базе ПЛИС c использованием Verilog HDL и СAПР Quartus II I Д.Н. Беклемишев, А.Н. Орлов, М.Г. Попов и др. М.: МИЭТ, 2014. 100 с.
9. Микропроцессорные средства и системы: курс лекций I Д.Н. Беклемишев, А.Н. Орлов, А.Л. Пе-реверзев и др. М.: МИЭТ, 2013. 288 с.
10. Harris D.M., Harris S.L. Digital design and computer architecture. 2nd ed. Avenue South, N. Y., 2013. P. 690.
Поступила в редакцию 27.07.2020 г.; после доработки 27.07.2020 г.; принята к публикации 24.11.2020 г.
Якунин Алексей Николаевич - доктор технических наук, доцент Института микроприборов и систем управления имени Л.Н. Преснухина Национального исследовательского университета «МИЭТ» (Россия, 124498, г. Москва, г. Зеленоград, пл. Шокина, 1), yakunin.alexey@gmail.com
Аунг Мьо Сан - аспирант Института микроприборов и систем управления имени Л.Н. Преснухина Национального исследовательского университета «МИЭТ» (Россия, 124498, г. Москва, г. Зеленоград, пл. Шокина, 1), aungmyosan61028@gmail.com
Кхант Вин - магистрант Института микроприборов и систем управления имени Л.Н. Преснухина Национального исследовательского университета «МИЭТ» (Россия, 124498, г. Москва, г. Зеленоград, пл. Шокина, 1), kwin36032@gmail.com
References
1. Reto Zimmermann. Binary adder architectures for cell-based VLSI and their synthesis. Swiss Federal Institute of Technology, Zurich, 1997. 110 p.
2. Orlov S.A., Tsilker B.Ya. Organization of computers and systems. Textbook for universities. 2nd edition, Peter Publ., 2011. 688 p. (in Russian)
3. Fricke K. Introductory course in digital electronics. 2nd revised edition. Moscow, 2004, 432 p. (in Russian)
4. Presnukhin L.N. Microprocessors. In 3 books. Book. 1. Architecture and design of microcomputers: textbook for universities. 1986. 495 p. (in Russian)
5. Glasman K.F., Pokoptseva M.N. Digital devices and microprocessors. Part 1. Textbook. St. Petersburg, 2008. 85 p. (in Russian)
6. Tertulien Ndjountche. Sequential and Arithmetic Logic Circuits. Digital Electronics 2. Great Britain and the United States, 2016. 330 p.
7. Ugryumov E.P. Digital circuitry. Textbook for universities. 2nd edition. Petersburg, 2005. 528 p. (in Russian)
8. Beklemishev D.N., Orlov A.N., Popov M.G., Kudrov A.A., Pereverzev A.L. Simulation of FPGA-based microprocessor systems using Verilog HDL and Quartus II CAD. Moscow, MIET Publ., 2014, 100 p. (in Russian)
9. Beklemishev D.N., Orlov A.N., Pereverzev A.L., Popov M.G., Goryachev A.V., Kononov A.I. Microprocessor hardware and systems: a course of lectures. Moscow, MIET Publ., 2013. 288 p. (in Russian)
10. David Money Harris, Sarah L. Harris. Digital design and computer architecture. 2nd edition. Avenue South, New York, 2013. 690 p.
Received 27.07.2020; Revised 27.07.2020; Accepted 24.11.2020. Information about the authors:
Alexey N. Yakunin - Dr. Sci. (Eng.), Assoc. Prof. of the Institute Computer, Microwave and Control System Engineering, National Research University of Electronic Technology (Russia, 124498, Moscow, Zelenograd, Shokin sq., 1), yakunin.alexey@gmail.com
Aung Myo San - PhD student of the Institute Computer, Microwave and Control System Engineering, National Research University of Electronic Technology (Russia, 124498, Moscow, Zelenograd, Shokin sq., 1), aungmyosan61028@gmail.com
Khant Win - Master's degree student of the Institute Computer, Microwave and Control System Engineering, National Research University of Electronic Technology (Russia, 124498, Moscow, Zelenograd, Shokin sq., 1), kwin36032@gmail.com
Информация для читателей журнала «Известия высших учебных заведений. Электроника»
С тематическими указателями статей за 1996 - 2020 гг., аннотациями и содержанием последних номеров на русском и английском языках можно ознакомиться на сайте:
http://ivuz-e.ru
