CC BY
23УДК 004.315.2
DOI:10.24151/1561-5405-2020-25-2-123-135
Повышение эффективности работы
многоразрядного двоичного параллельно-префиксного сумматора
А.Н. Якунин, Аунг Мьо Сан, Хан Мьо Хтун
Национальный исследовательский университет «МИЭТ», г. Москва, Россия
yakunin.alexey@gmail.com
Для быстрого сложения двух многоразрядных двоичных чисел в настоящее время эффективными считаются параллельно-префиксные сумматоры (I II 1С ). Известно несколько ППС с разными временными и аппаратными характеристиками, в частности сумматор Когге - Стоуна отличается высоким быстродействием по сравнению с другими ППС. Однако данный сумматор имеет большое количество логических элементов и, следовательно, занимает большую площадь, что приводит к росту его цены. В работе проанализирован сумматор Когге - Стоуна. Для снижения его аппаратных и временных затрат разработан модифицированный ППС. Проведено сравнение сумматоров по занимаемой площади и максимальной задержке выполнения операции. Реализована схема проверки результатов для подтверждения достоверности работы модифицированного сумматора. Моделирование этой схемы осуществлено в среде САПР Altera Quartus-II. В результате установлено, что при выполнении операций с 32- и 64-разрядными операндами разработанный сумматор дает снижение занимаемой площади на 11 и 16,5 % соответственно и максимальной задержки на 7 % по сравнению с сумматором Когге - Стоуна.
Ключевые слова: параллельно-префиксный сумматор (ППС); сумматор Когге -Стоуна; занимаемая площадь; максимальная задержка
Для цитирования: Якунин А.Н., Аунг Мьо Сан, Хан Мьо Хтун. Повышение эффективности работы многоразрядного двоичного параллельно-префиксного сумматора // Изв. вузов. Электроника. 2020. Т. 25. № 2. С. 123-135. DOI: 10.24151/1561-5405-2020-25-2-123-135
© А.Н. Якунин, Аунг Мьо Сан, Хан Мьо Хтун, 2020
Improving the Performance of a Multi-Bit Binary Parallel Prefix Adder
A.N. Yakunin, Aung Myo San, Han Myo Htun
National Research University of Electronic Technology, Moscow, Russia yakunin.alexey@gmail.com
Abstract. Combinational adder performing arithmetic addition of binary numbers is an important architectural component in the implementation of operating devices of many modern microprocessors. To increase the performance of these operating devices an efficient adder is needed. Therefore, development of an effective adder providing high performance for devices of processors is an important task. Currently, parallel-prefix adders (PPA) are considered effective and are used for high speed addition of two multi-bit binary numbers. Several PPAs with different time and hardware characteristics are known. Among these adders, Kogge - Stone adder has the highest speed than other PPAs. However, its disadvantages are the use of a larger number of logical elements and, there -fore, the use of a larger area, which leads to an increase in its price. In this paper, the Kogge - Stone adder has been analyzed. To reduce its hardware and time costs, a modified parallel-prefix adder has been developed. Comparison of both adders has been performed according to the occupied area and the maximum delay in the operation. Scheme of result verification has been implemented to confirm the reliability of the proposed adder. Simulation of this scheme has been carried out in an Altera Quartus-II CAD environment. The results of this work show that when performing operations with 32-bit and 64-bit operands, the proposed adder reduces the occupied area by 11 % and 16.5 % and the maximum delay by 7 % than Kogge - Stone adder.
Keywords. parallel-prefix adder (PPA); Kogge - Stone adder; occupied area; maximum delay; scheme of result verification
For citation: Yakunin A.N., Aung Myo San, Han Myo Htun. Improving the performance of a multi-bit binary parallel prefix adder. Proc. Univ. Electronics, 2020, vol. 25, no. 2, pp. 123-135. DOI: 10.24151/1561-5405-2020-25-2-123-135
Введение. Аппаратная реализация двоичного сложения является фундаментальным архитектурным компонентом в таких микропроцессорных системах, как микропроцессоры, процессоры обработки цифровых сигналов, математические сопроцессоры, микроконтроллеры, мобильные устройства и др. В этих системах при проектировании операционных устройств комбинационные сумматоры играют важную роль для выполнения многих компьютерных арифметических операций, опирающихся на сложение. При этом повышение производительности операционных устройств зависит от эффективности сумматора. Разработка эффективного сумматора, обеспечивающего высокую производительность, - актуальная задача.
В настоящее время практически во всех современных компьютерах в критических путях используются параллельно-префиксные сумматоры (ППС) [1]. Они характеризу-
ются высокой эффективностью по скорости и применяются для быстрого сложения двух многоразрядных двоичных чисел. В литературе описано несколько ППС с различными занимаемой площадью и временем максимальной задержки [2]. К ППС относятся сумматоры Склански, Когге - Стоуна, Брента - Кунга, Хана - Карлсона, Ладнера - Фишера. Самым быстрым считается сумматор Когге - Стоуна, поскольку при схемной реализации он имеет наименьшее время задержки распространения переноса по сравнению с перечисленными ППС [3, 4].
Цель настоящей работы - разработка многоразрядного модифицированного ППС для снижения аппаратных и временных затрат по сравнению с известным сумматором Когге - Стоуна.
Сумматор Когге - Стоуна. Сумматор Когге - Стоуна считается самым быстрым
стандартным ППС, который складывает два и-разрядных числа A = аг-1а^2.....ao,
B = Ьи-1 Ьи-2.....Ьо, формирует и-разрядный результат £ = ¿и-^и-2.....¿о и выходной перенос Сош.
Схемы сумматора Когге - Стоуна для 8 и 32 разрядов показаны на рис.1 и 2. Сначала
Рис.1. Логическая схема 8-разрядного сумматора Когге - Стоуна Fig.1. Logical circuit of 8-bit Kogge - Stone adder
Рис.2. Схема 32-разрядного сумматора Когге - Стоуна Fig.2. Scheme of 32-bit Kogge - Stone Adder
схемы вычисляют сигналы генерации переноса gi и биты полусуммы hi для пар разрядов по логическим уравнениям gi = ai • bi; hi = ai ® bi, затем для узлов с использованием выражения (gn, рг±) = g + ptj • g;-i±, ptj • pj-i±), пока сигнал генерации переноса Ci не будет известен для каждого разряда. Сумма Si определяется сигналами hi и c_i согласно Si = hi ® Ci-i через элемент Исключающее ИЛИ. Более подробно сумматор Когге - Стоуна описан в работах [5, 6].
Сумматор Когге - Стоуна имеет высокое быстродействие по сравнению с сумматорами Склански, Бренто - Кунга, Хана - Карлсона, Ладнера - Фишера [7, 8]. Однако для аппаратной реализации сумматор Когге - Стоуна требует больше логических элементов, следовательно, и увеличенной площади, потребляет больше энергии и стоит дороже. Тем не менее сумматор Когге - Стоуна используется в высокопроизводительных приложениях, так как быстродействие является важнейшим определяющим показателем.
Разработка модифицированного ППС. Для снижения аппаратных и временных затрат разработан модифицированный вариант ППС, в котором применяется своя структура префиксного дерева. Предположим, что A = an-a-2.....ao и B = b-ibn-2.....bo - два
двоичных числа, которые будут складываться, S = Sn-S-2.....So и Cout представляют их
сумму и выходной перенос. Идея проектирования модифицированного сумматора начинается логикой генерации распространения переноса с параллельно-префиксным переносом. Для вычисления генерации g и распространенияp переноса предложим, что
gi = a, ■ bi, рг = a, + bh
(1)
где г = 0 < г < п - 1; символами « » и «+» обозначены логические операции И и ИЛИ соответственно.
Вычисление нормальных переносов сумматора выполняется как
Сг = g, + Рг • gi-1 + Рг • Рг-1 • g-2
Рг • Рг-1 • Рг-2 ■...■ Pi • go.
(2)
Согласно определению (1) считается, что Рг • gi = gг. Тогда можно выполнить тождественные преобразования аналогично (2):
С = ^г + &-1 + Рг-1 • gг-2 +■■■ + Рг-1 • Рг-2 • ... р1 • go) • Рг.
После определения термина переменной уравнение (3) запишем в виде
Сг = к • Рг,
где кг = gг + gг-1 + Рг-1 • gг-2 + ... + Рг-1 • Рг-2 • . . . • Р1 • go.
(3)
(4)
(5)
Из (4) следует, что активность переключения битов сг в равной степени зависит от значений, принятых битами Рг распространения переноса, и значения кг. В частности, для согласно (5) имеем
(6)
(7)
(8)
кз = g5 + g4 + Р4 • gз + Р4 • Рз • g2 + РА Рз • Р2 • gl + Р4 • Рз • Р2 • Р1 ^0. Используя определение Рг • gi = gi, уравнение (6) можно преобразовать:
к5 = g5 + g4 + Р4 • Рз ^з + g2) + Р4 • Р2 • РГ&1 + go).
Положим, что
Gг = gг + gг-1, Рг = Рг • Рг-1,
тогда уравнение (7) эквивалентно уравнению
кз = G5 + РА • Gз + РА • Рг Gl.
Значение сигнала к5 можно формировать с помощью префиксного ассоциативного оператора «°» согласно следующему выражению:
кз = (G5, Р4) ° (Gз, Р2) ° (Gl).
Таким образом, получено уравнение, которое реализует значение к5. В случае 8-битного сумматора аналогично вычисляются остальные значения к7...ко:
k 7 = G 7 + P б •G5 + P 6 P 4- G 3+P 6 P4 P2 G
k 6 = G б + P s- G 4 + P 5 P 3- G 2+P 4 P3 Pi G
k 5 = G5 + P 4 G3 + P 4 P 2 Gi
k 4 = G 4 + P 3 •G 2+P 3 P i G0
k 3 = G3+ P 2 •Gi
k 2 = G 2 + P i G0
k i=Gi
k 0 = G 0
где Pi = pi; Go = go.
Полученные биты к, могут быть представлены в префиксной ассоциативной операторной форме:
к Р б 5, Р 4 з, Р 2)°(G
к б=(Gб, Р S)°(G 4, Р 3 2, Р l)°(G 0)
к 5 = ^ 5, Р 4 з, Р 2 )°(G 1)
к4=^4, Р 3) ° (G 2, Pl)°(Go ) (9)
к з=( Gз, Р2 )°(G 1)
к 2=(G2, Р1 )°(Go)
к 1=^ 1) к 0=^0 )
i
Проанализировав (9), по индукции можно получить, что биты к, четной и нечетной
позиций битов могут быть выражены как
к2т = ^2т, Р2п-\) ° ^2т-2, Р2ш-з)° ..... 0(Go), (10)
к2т+1 = (G2m+1, Р2т) ° ^2т-1, Р2т-2)° ..... o(Gl). (11)
Каждый ассоциативный оператор связывает пары сигналов G и Р и определяется следующим образом:
(в, Р) ° (G', Р') = (G + Р • Gr), (Р ■ Рг). (12)
С учетом оператора «°» вычисления сигнала к, с параллельным префиксом могут быть представлены в виде префиксного дерева модифицированного сумматора. Вычисление битов к, и pi вместо нормальных переносов ci усложняет получение битов окончательной суммы Si, поскольку в этом случае
Si = а, ® Ъ, ® Сг_1 = а, ® Ъ, ® к-1 • р-1.
После тождественных преобразований (а, ® bi ) получаем
s1 =( а, + Ъ, )(ai + Ъ, )© с, -1 =а~Ъ, (а,+Ь,)®к,_1-р,_1, (13)
где символами «-» и «®» обозначены логические операции НЕ и Исключающее ИЛИ. Согласно (1) при =^ и а, + Ъ, = р, для реализации окончательной суммы s1 выражение (13) представим в виде
^ = 8~г'Рг ®кг-1'Рг-1 •
Однако вычисление битов s1 может быть преобразовано следующим тождественным образом:
Sl =к~1 (&-р,)+к, _1(( &-р,)® р,-1). (14)
Уравнение (14) может быть реализовано с применением мультиплексора, который выбирает либо (р,), либо ((р,)®р,-1) в соответствии со значением к-ь Как правило, логический элемент Исключающее ИЛИ имеет почти равную задержку мультиплексора и время задержки распространения от подачи входных операндов до установ-
ления результата функции (gi■ )® Рг-1 меньше, чем до установления сигнала к-ь
Поэтому избыточная задержка не появится в схеме сумматора из-за мультиплексора для выдачи окончательной суммы si. Выходной перенос соШ формируется практически одновременно с битами суммы с использованием соотношения с- = кг-1 • Рп-1. Таким образом, согласно выражениям (1), (8), (10), (11) и (14) модифицированный сумматор реализован трехкаскадной схемой, состоящей из каскада предвычисления, каскада формирования префиксного дерева и каскада вычисления результата. Логическая схема 8-разрядного модифицированного сумматора представлена на рис.з.
Рис.3. Логическая схема 8-битного модифицированного сумматора Fig.3. Logical circuit of 8-bit modified adder
Данная схема функционирует следующим образом. На каскаде предвычисления формируются сигналы gi и рг для всех разрядов аг и bi с использованием логических элементов И и ИЛИ в соответствии с (1). После объединения битов gi, рг, gi-1 и рг-1 вычисляются сигналы Gi и P-1 на основе (8) с помощью логических элементов И и ИЛИ. Второй
каскад сумматора, или префиксное дерево, вычисляет сигналы кг, используя биты Gi и
Р-1 в соответствии с (10) и (11). На каскаде формирования результата сумматор вычисляет сумму si на основе (14) с использованием элементов НЕ, И, Исключающее ИЛИ и
мультиплексора. Выходной перенос соШ формируется с использованием соотношения
Сп—1 = кп-1 • рп-1.
Для проектирования схемы 64-разрядного модифицированного сумматора реализуются схематичные блоки (черные и белые) с помощью (12), которые используются для большей наглядности префиксного дерева. Эти блоки принимают входы как из данной битной позиции (1-1Gi, 1-1Рг-1), так и из нижних битных позиций л на пре-
дыдущем уровне. Они соединены для формирования сигналов к. Сеть этих блоков называется префиксным деревом. На рис.4 приведена схема 64-разрядного модифицированного сумматора.
Рис.4. Схема 64-разрядного модифицированного сумматора Fig.4. Scheme of 64-bit modified adder
Данная схема вычисляет сигналы gi и pi для пар входных разрядов, далее вычисляет сигналы Gi и Р-1 для создания префиксного дерева. Затем используется \0g2n - 1 = 5 уровней схематичных блоков для формирования префиксного дерева, которое вычисляет сигналы к для каждого разряда. После этого на последнем каскаде вычисляются результат сложения si и выходной перенос соШ вместе с сигналами к.
Сравнение аппаратных и временных затрат ППС. Оценим аппаратные и временные затраты ППС по занимаемой площади и максимальной задержке. Для оценки площади, занимаемой сумматором, необходимо просуммировать площади всех используемых логических элементов. Для максимальной задержки выбирается самый длинный (критический) путь, по которому проходит сигнал, и складывается время задержки всех логических элементов на этом пути [9]. Предположим, что аНЕ и тНЕ - занимаемая площадь и задержка элемента НЕ соответственно, аи и Ти - элемента И, аШи и тили - элемента ИЛИ, аиск и тиск - элемента Исключающее ИЛИ, ам и тм - мультиплексора.
Проанализировав структуры рассмотренных ППС, получим формулы для вычисления занимаемой площади и максимальной задержки:
- для п-разрядного сумматора Когге - Стоуна
акс = (2п(^2п) - 2п + 3) аи + (п(^2п) - п + 1)аили + (2п - 1) аиск,
Т КС = ( ^2 п)т И + (1^2 П )тИЛИ +2 Т иск;
- для п-разрядного модифицированного сумматора
а мод = П а НЕ +((п l0g2 П ) + П )аИ + (2 П -1 + П (l0g2 П -1 ))аИЛИ + ( П - 1 ) аиск + ( П-2 )ам,
Т мод = ( l0g2 П )Т и + (l0g2 П )Тили + Т м.
Для количественной оценки задержки предположим, что Тне = 0,5, Ти = Тили = = 1 условных единиц и Тиск = Тм = 2. Для оценки площади предположим, что анЕ = 0,5, аИ = аИЛИ = 1 и аиск = ам = 2. Полученные значения занимаемой площади и максимальной задержки (времени работы) ППС для 8, 16, 32 и 64 разрядов приведены в таблице.
Значения занимаемой площади и максимальной задержки ППС Evaluation of the occupied area and the maximum delay of adders
Количество разрядов Занимаемая площадь Максимальная задержка
Сумматор Когге - Стоуна Модифицированный сумматор Сумматор Когге - Стоуна Модифицированный сумматор
8 82 85 9 8
16 210 201 11 10
32 514 457 13 12
64 1218 1017 15 14
Из таблицы видно, что при наращивании разрядности с точки зрения аппаратных и временных затрат модифицированный сумматор характеризуется лучшим быстродействием и меньшей занимаемой площадью по сравнению с сумматором Когге - Стоуна. В частности, занимаемая площадь 32- и 64-разрядных модифицированных сумматоров меньше на 11 и 16,5 % соответственно, чем занимаемая площадь стандартного сумматора Когге - Стоуна. Для 32 и 64 разрядов предложенный сумматор дает снижение максимальной задержки почти на 7 % по сравнению с сумматором Когге - Стоуна.
Разработка схемы проверки результатов модифицированного сумматора. Для подтверждения достоверности работы модифицированного сумматора предложена схема проверки достоверности результатов (рис.5). Схема содержит 8-битный модифицированный сумматор, 8-битный стандартный (эталонный) сумматор Когге - Стоуна, 16-битный синхронный суммирующий счетчик, 9-битный цифровой компаратор равенства, четырехвходовый логический элемент И и два инвертора. Синтез суммирующего счетчика и компаратора равенства рассмотрен в [10].
Рис.5. Схема для проверки результатов работы модифицированного сумматора Fig.5. Scheme for checking the results of the modified adder
Схема имеет входы - сигналы тактового импульса (clk), старта (start), сброса (reset) и выходы - 16-разрадное число (#[15..о]), финиш (Done) и обнаруживаемая ошибка (Error). Вход start используется для подсчета или остановки работы счетчика (1 - подсчет, 0 - остановка). Вход reset управляет работой счетчика (1 для работы, 0 для возврата в исходное состояние). Расчетные значения счетчика выражаются выходом qp5..0]. Сигнал Done показывает, что все возможные значения аргументов успешно проверены в качестве входных аргументов у двух сумматоров. Если сигнал Done = 1, то процесс проверки результатов выполнен успешно, т.е. все результаты работы модифицированного сумматора правильные. Сигнал Error показывает, что обнаружена ошибка какого-то результата модифицированного сумматора по сравнению с результатом эталонного сумматора. Если есть ошибка, то выход Error =1. В противном случае сигнал Error = 0.
Рассмотрим работу схемы. Предположим, что выходной сигнал E компаратора и сигнал инверсии put выходного переноса счетчика равны 1. В этом случае reset =1 и start=1, а clk поступает на тактовой вход счетчика через элемент И. Тогда счетчик последовательно вычисляет все 216 = 65 536 возможных значений 16-разрядного двоичного числа, переход к следующему значению происходит по возрастающему фронту тактового импульса. Расчетные значения операндов для счетчиков определяются как q15...q8 для первого слагаемого (операнд A) и q7...q0 для второго слагаемого (операнд B). Полученные операнды подаются на соответствующие входы модифицированного и эталонного сумматоров. Эти сумматоры выполняют сложение над входными операндами разными способами и на выходы передают 9-битные суммы. Далее компаратор сравнивает две 9-разрядные двоичные суммы из сумматоров и выдает один выходной сигнал, показывая, равны они или нет. Если соответствующие разряды равны, то сигнал E = 1 и процесс повторяется до достижения финиша. Если какие-либо разряды £1 и S2 окажутся неравными, сигнал Error = 1 и процесс проверки останавливается. Когда выходной перенос счетчика Pout составляет логическую «1», тогда сигнал Done будет установлен логической «1», т.е. процесс проверки результатов заканчивается и процесс останавливается.
Моделирование и подтверждение достоверности результатов. Моделирование предложенной схемы проведено в графическом редакторе в среде САПР Altera Quartus-II. Для симуляции в среде Quartus-II выбран режим функционального моделирования с использованием семейства ПЛИС Cyclone-II-EP2C20F484C7. На рис.6 показана схема результатов (версия на уровне регистровых передач RTL-Viewer), полученных после компиляции схемы. Успешная проверка результатов работы модифицированного сумматора при сложении со всеми возможными значениями двух 8-разрядных чисел подтверждена временной диаграммой (рис.7), полученной в среде Quartus II.
Рис.6. Схема результатов RTL-Viewer, полученная после компиляции Fig.6. Result circuit RTL-Viewer obtained after compilation
Рис.7. Временная диаграмма проверки результатов работы модифицированного сумматора при сложении со всеми возможными значениями двух 8-разрядных чисел Fig.7. Timing diagram of a successful result checking of the modified adder in addition with all possible values of two 8-bit numbers
Заключение. В результате сравнительного анализа сумматора Когге - Стоуна и модифицированного сумматора установлено следующее. При количестве разрядов операндов 16, 32 и 64 модифицированный сумматор имеет лучшее быстродействие и занимает меньшую площадь по сравнению с сумматором Когге - Стоуна. Достоверность результатов работы модифицированного сумматора при сложении со всеми возможными значениями двух 8-битных операндов проверена с помощью разработанной схема, моделирование которой выполнено в среде САПР Altera Quartus-II. Результаты подтверждены временной диаграммой.
Предложенный модифицированный сумматор может применяться при проектировании высокоскоростных операционных устройств в компьютерной арифметике.
Литература
1. Якунин А.Н., Аунг Мьо Сан. Сравнительный анализ характеристик двоичных многоразрядных параллельных сумматоров // Изв. вузов. Электроника. 2018. Т. 23. №3. C. 299-301.
2. Daphni S., Vijula Grace K.S. A review analysis of parallel prefix adders for better performance in VLSI applications // IEEE Intern. Conf. on Circuits and Systems (Thiruvananthapuram, India). 2017. P. 103-106.
3. Daphni S., Vijula S.K. Grace. Design and analysis of 32-bit parallel prefix adders for low power VLSI applications // Advances in Science, Technology and Engineering Systems. 2019. Vol. 4. P. 102-106.
4. Rahila K C., Sajesh Kumar U. A Comprehensive comparative analysis of parallel prefix adders for ASIC implementation // Intern. Conf. on Systems Energy and Environment (GCE Kannur, Kerala, July 2019). 2019. P. 1-5.
5. Aung Myo San, Yakunin A.N. Reduction of the hardware complexity of a parallel prefix adder // Intern. Conf. EIConRus-2018 (Saint-Petersbug, Moscow, 28 - 31 Jan. 2018). M.: MIET, 2018. P. 1348-1349.
6. Penchalaiah U., Siva Kumar V.G. Design of high-speed and energy-efficient parallel prefix Kogge - Stone adder // IEEE International Conference on System, Computation, Automation and Networking (Pondicherry, India, 6-7 July 2018). 2018. P. 1-6.
7. Якунин А.Н., Аунг Мьо Сан. Повышение скорости работы многоразрядного двоичного умножителя // Проблемы разработки перспективных микро- и наноэлектронных систем (МЭС-2018): c6. тр. VII Всероссийской науч.-техн. конф. 2018. Вып. II. С. 149-151.
8. Якунин А.Н., Аунг Мьо Сан. Исследование и модификация многоразрядного параллельно-префиксного сумматора // Изв. вузов. Электроника. 2019. Т. 24. №2. С. 197-207.
9. Червяков Н.И., Ляхов П.А., Валуева М.В., Криволапова О.В. Сравнительный анализ аппаратной реализации сумматоров на FPGA // Наука. Инновации. Технологии. 2016. № 4. С. 99-108.
10. Дэвид М.Х., Сара Л.Х. Цифровая схемотехника и архитектура компьютера. 2-е изд. Нью-Йорк, 2013. C. 618-649.
Поступила в редакцию 28.10.2019 г.; после доработки 28.10.2019 г.; принята к публикации 28.01.2020 г.
Якунин Алексей Николаевич - доктор технических наук, доцент Института микроприборов и систем управления им. Л.Н. Преснухина Национального исследовательского университета «МИЭТ» (Россия, 124498, г. Москва, г. Зеленоград, пл. Шокина, 1), yakunin.alexey@gmail.com
Аунг Мьо Сан - аспирант Института микроприборов и систем управления им. Л.Н. Преснухина Национального исследовательского университета «МИЭТ» (Россия, 124498, г. Москва, г. Зеленоград, пл. Шокина, 1), aungmyosan61028@gmail.com
Хан Мьо Хтун - аспирант Института микроприборов и систем управления им. Л.Н. Преснухина Национального исследовательского университета «МИЭТ» (Россия, 124498, г. Москва, г. Зеленоград, пл. Шокина, 1), hanmyoe123htun@gmail.com
References
1. Yakunin A.N., Aung Myo San. Comparative analysis of the characteristics of binary multi-bit parallel adders. Izvestiya vuzov. Electronika = Proceedings of Universities. Electronics, 2018, vol. 23, no.3. pp. 299-301. (in Russian).
2. Daphni S., Vijula Grace K.S. A review analysis of parallel prefix adders for better performance in VLSI applications. IEEE International Conference on Circuits and Systems, 2017, pp. 103-106.
3. Samraj Daphni, Kasinadar Sundari Vijula Grace. Design and analysis of 32-bit parallel prefix adders for low power VLSI applications. Advances in Science. Technology and Engineering Systems Journal, 2019, vol. 4, pp. 102-106.
4. Rahila K.C., Kumar U.S. A comprehensive comparative analysis of parallel prefix adders for ASIC implementation. International conference on Systems Energy and Environment, 2019, pp. 1-5.
5. Aung Myo San, Yakunin A.N. Reduction of the hardware complexity of a parallel prefix adder. International Conference EIConRus-2018. Moscow, MIET Publ. 2018, pp. 1348-1349.
6. Penchalaiah U., Siva Kumar VG. Design of high-speed and energy-efficient parallel prefix Kogge - Stone adder. IEEE International Conference 2018 on System, Computation, Automation and Networking, 2018. pp. 1-6.
7. Yakunin A.N., Aung Myo San. Increasing the speed of the multi-bit binary multiplier. VII All-Russian Scientific and Technical Conference «Problems of development of promising micro-and nano-electronic systems -2018 (MES-2018)». Collection of works, 2018, iss. II, pp. 149-151. (in Russian).
8. Yakunin A.N., Aung Myo San. Research and modification of a multi-bit parallel-prefix adder. Izvestiya vuzov. Electronika = Proceedings of Universities. Electronics, 2019, vol. 24, no. 2. pp. 197-207. (in Russian).
9. Chervyakov N.I., Lyakhov P.A., Valueva M.V, Krivolapova O.V. Comparative analysis of the hardware implementation of adders on the FPGA. Scientific journal on Science. Innovation. Technology, 2016, no. 4, p. 99-108. (in Russian).
10. David M.H., Sarah L.H. Digital design and computer architecture. 2nd ed. N.Y., Avenue South Publ., 2013, pp. 618-649. (in Russian).
Received 28.10.2019; Revised 28.10.2019; Accepted 28.01.2020. Information about the authors:
Alexey N. Yakunin - Dr. Sci. (Eng.), Assoc. Prof. of the Institute of Microdevices and Control System, National Research University of Electronic Technology (Russia, 124498, Moscow, Zelenograd, Shokin sq., 1), yakunin.alexey@gmail.com
Aung Myo San - PhD student of the Institute of Microdevices and Control System, National Research University of Electronic Technology (Russia, 124498, Moscow, Zelenograd, Shokin sq., 1), aungmyosan61028@gmail.com
Han Myo Htun - PhD student of the Institute of Microdevices and Control System, National Research University of Electronic Technology (Russia, 124498, Moscow, Zelenograd, Shokin sq., 1), hanmyoe123htun@gmail.com
Г-
Вниманию читателей журнала «Известия высших учебных заведений. Электроника»
Подписку на электронную версию журнала можно оформить на сайтах:
• Научной электронной библиотеки: www.elibrary.ru
• ООО «Агентство «Книга-Сервис»: www.rucont.ru;www.akc.ru;
www.pressa-rf.ru
• ООО «УП Урал-Пресс»: www.delpress.ru
• ООО «ИВИС»: www.ivis.ru
