CC BY
140
Д • 7universum.com
ЖД UNIVERSUM:
ЛД ТЕХНИЧЕСКИЕ НАУКИ
СРАВНИТЕЛЬНОЕ ИССЛЕДОВАНИЕ И АНАЛИЗ МЕТОДОВ АППАРАТНОЙ РЕАЛИЗАЦИИ СУММАТОРОВ ПО МОДУЛЮ
Балака Екатерина Станиславовна
канд. техн. наук, с. н. с., ФГБУН «Институт проблем проектирования
в микроэлектронике Российской академии наук», 124365, Российская Федерация, г. Москва, Зеленоград, Советская ул., 3
E-mail: [email protected]
Тельпухов Дмитрий Владимирович
канд. техн. наук, нач. отд., ФГБУН «Институт проблем проектирования
в микроэлектронике Российской академии наук», 124365, Российская Федерация, г. Москва, Зеленоград, Советская ул., 3
E-mail: [email protected]
Осинин Илья Петрович
канд. техн. наук, ФГУП «Российский федеральный ядерный центр -Всероссийский научно-исследовательский институт
экспериментальной физики», 607188, Российская Федерация, Нижегородская обл.,
г. Саров, пр. Мира, 37 E-mail: stalker-lord@mail. ru
Городецкий Данила Андреевич
канд. техн. наук, Объединенный институт проблем информатики НАНБ,
220012, Беларусь, г. Минск, ул. Сурганова, 6 E-mail: danila.gorodecky@gmail. com
Сравнительное исследование и анализ методов аппаратной реализации сумматоров по модулю // Universum: Технические науки : электрон. научн. журн. Балака Е.С. [и др.]. 2016. № 1 (23) . URL: http://7universum.com/ru/tech/archive/item/2887
COMPARATIVE STUDY AND ANALYSIS METHODS HARDWARE IMPLEMENTATION RNS-BASED ADDERS
Ekaterina Balaka
Candidate of Engineering Sciences, senior research scientist, Institute for design problems in microelectronics of Russian Academy of Sciences, 124365, Russian Federation, Moscow, Zelenograd, Sovetskaya Street, 3
Dmitry Telpukhov
Candidate of Engineering Sciences, Head of Department, Institute for design problems in microelectronics of Russian Academy of Sciences, 124365, Russian Federation, Moscow, Zelenograd, Sovetskaya Street, 3
Ilya Osinin
Candidate of Engineering Sciences, The Russian Federal Nuclear Center - All-Russian Scientific Research Institute
of Experimental Physics (RFNC-VNIIEF), 607188, Russian Federation, Nizhny Novgorod region, Sarov, Mira ave., 37
Danila Gorodecky
Candidate of Engineering Sciences, The State Scientific Institution
“The United Institute of Informatics Problems of the National Academy of Sciences of Belarus "(UIIP NASB), 220012, Belarus, Minsk, Surganov Street, 6
АННОТАЦИЯ
Решение задач по разработке новых архитектур вычислительных устройств, обладающих высоким быстродействием и надежностью вычислений, является актуальным направлением исследований. Постоянный рост требований к производительности приводит к организации параллельных вычислений. Одним из возможных способов построения параллельных систем является использование непозиционной (модулярной) параллельной
арифметики, способной выполнять арифметические операции независимо по каждому модульному каналу без учета межразрядных переносов. Эффективность схемных реализаций модулярных устройств зависит от подходов к реализации ее вычислительных узлов.
В статье представлены результаты сравнительного анализа различных подходов к проектированию сумматоров по модулю: реализация на базе
минимизированных булевых функций в классе полиномов, минимизированных ДНФ, реализация модульных сумматоров на базе арифметики разрядных срезов, а также реализация параллельных структур на основе CSA-технологий.
Показано, что структуры на базе алгоритмов CSA имеют наилучшие показатели по задержкам и аппаратным затратам относительно других подходов в диапазоне 8-битных простых оснований. Однако в частных случаях удается получить выигрыш по быстродействию порядка 40 % относительно CSA структур с помощью методов анализа таблиц истинности модульных сумматоров.
Рассматриваются перспективы использования результатов моделирования для реализации мультиоперандных сумматоров по модулю на основе предложенных методов в базисе полиномиального класса представления булевых функций, а также эффективных конвейерных реализаций на базе арифметики разрядных срезов.
ABSTRACT
Meeting the challenges of developing new architectures of computers with high performance and reliability of computation is a topical area of research. Continued growth in performance requirements results in development of Parallel Computing. One of the possible ways to build parallel systems is the application of RNS-based arithmetic, capable of performing arithmetic operations independently for each RNS-channel excluding the carry propagation. The performance of RNS-based devices depends on the approaches to the implementation of its computational units.
The results of a comparative analysis of different approaches to the design of RNS-based Adders are introduced in this article: implementation based on minimized Boolean functions in the class of polynomials, minimized DNF, the implementation of RNS-based adders on the arithmetic bit slices, as well as the implementation of parallel structures based on CSA-technology.
The structures based on CSA algorithms show the best performance for delay and hardware relative to other approaches in the range of 8-bit simple modulo.
However, in special cases it is possible to get a speed increase about 40% relative to PPA due to the technique of analysis of truth tables of RNS-based Adders.
The prospects of using the simulation results for the implementation of efficient Pipelined RNS-based Multi-Operand Adders on the basis of the proposed methods in the base class of polynomial representations of Boolean functions, as well as on the basis of the arithmetic bit slices are discussed.
Ключевые слова: модулярная арифметика, сумматор по модулю, арифметика разрядных срезов, минимизация булевых функций.
Keywords: Residue Number System, RNS-based Adders, bit arithmetic sections, Minimization of Boolean functions.
Введение
Модулярная арифметика (Residue Number System) является альтернативой общепринятой позиционной арифметике [18]. Отсутствие межразрядных связей при сложении, вычитании и умножении целых чисел является главной и наиболее привлекательной ее особенностью, используемой при проектировании помехоустойчивых специализированных средств обработки информации на аппаратном уровне [5; 13]. Однако существует ряд проблем, усложняющих использование данного аппарата для широкого круга задач.
В отличие от позиционных устройств, структура модулярного вычислителя строится из «модульного» (параллельного) и «немодульного» (параллельно-последовательного) блоков [12], реализация которых с помощью позиционных сумматоров требует весьма значительных аппаратных затрат, и при больших значениях оснований модулярной системы практически становится неприемлемой [6]. Большинство работ, посвященных данному вопросу, предлагают частные решения путем выбора набора оснований и арифметической структуры, имеющей лучшую реализацию для конкретного динамического диапазона решаемой задачи. Традиционными считаются наборы оснований вида {2” -1,2”,2” +1}, а также {22” -1,2”,22” +1}, покрывающий
диапазоны для 3n-1 и 5n-1 бит соответственно [14, 15, 19]. Причиной выбора именно такого вида оснований является максимальная приближенность значения основания к бивалентным технологиям проектирования. Однако при этом сильно ограничивается область применения модулярной системы. В соответствии с этим реализация модулярных сумматоров требует индивидуального подхода и анализа. В данной работе представлены результаты сравнительного исследования предложенных и современных подходов к наиболее эффективной аппаратной реализации модульных сумматоров.
Обзор методов построения сумматоров по модулю
В общем случае можно выделить три подхода к аппаратной реализации модульных сумматоров:
• непосредственная реализация арифметического выражения операции сложения по модулю;
• таблицы перекодировок;
• реализация в виде комбинационных схем минимизированных булевых функций согласно таблице истинности сумматора по модулю.
В случае прямой реализации, суммирование по модулю p (основание модулярной вычислительной системы) для двух операндов а и b , находящихся в диапазоне {0,1,...,pt -1}, выполняется согласно формуле:
Общая структура модульного сумматора, согласно (1), включает пару двоичных сумматоров, компаратор и выходной мультиплексор. В работе рассмотрены две схемы реализации (1): последовательная и параллельная (см. рис. 1). Результаты моделирования представлены на рис. 2 (а, б).
(а + b - p.), если (а + b) > p. (а + b), если (а + b) < p;
i ?
i *
(1)
Рисунок 1. Структура модульного сумматора с параллельным вычислением двух сумм
а)
_о
Cl
го
З-
о
п;
с
а;
го
го
со
900 т 800 700 600 500 400 300 200
100
/
✓ Ф—
ф— -V" .-А’ ... *
А —♦— ♦—'
/ .-А—' ■ - *
— -А 'А
*—■
5 7 11 13 17 19 23 29 31 37 43 53 61 127 139
Значение модуля
Параллельная структура -♦—Последовательная структура
б)
Рисунок 2. Сравнение типовых структур модульных сумматоров по а) максимальной задержке; б) занимаемой площади
Уменьшение максимальной задержки от входа до выхода модульного сумматора достигает почти 40 %. Данная параллельная структура является базовой, требующей минимальной «ручной работы» от разработчика. Результат проектирования зависит во многом от эффективности используемых здесь технологий RTL-синтеза.
Подход к реализации модульных сумматоров, основанный на таблицах перекодировок, предполагает использование ячеек памяти. При организации конвейерной обработки информации к выходам блока памяти подключаются регистры. В этом случае длительность модульного такта сложения определяется временем считывания слова из памяти и временем запоминания его в выходном регистре. Модулярные структуры на базе такого подхода отличаются однородностью, простотой конвейерных конфигураций, высоким быстродействием и надежностью вычислений [6]. Однако с увеличением значений оснований аппаратные затраты на реализацию таблиц перекодировок перекрывают эффективность их использования.
Третий подход к реализации модульных сумматоров основывается на построении и анализе таблицы истинности, которая непосредственно реализует операцию сложения в двоичном коде [2]. Входные операнды размерности значения модуля N = |_log2 р, J побитово представляются в виде аргументов логической функции: a = (aN_1,aN_2,...,a0) b = (bN_1,bN_2,...,b0),
а результат сложения - в виде выходов логической функции
s = (sN-1’ SN _2’...’ S0 ) , где sj = S(aN_l, aN_2,..., ao, bN_1, bN_2,..., b0\j = 0Д,.., N _ 1 .
Получившиеся булевы функции представляются одной из канонических форм в классе ДНФ, КНФ или классе полиномов, затем проводится их минимизация. Задача минимизации булевой функции заключается в том, чтобы найти оптимальное по некоторому критерию её представление в виде суперпозиции элементарных булевых функций, составляющих некоторую функционально полную систему. Традиционные методы решения этой задачи становятся практически неприемлемыми при большом числе переменных (к > 20), когда число членов в совершенной ДНФ исчисляются миллионами. В связи с этим на практике широко используются эвристические методы минимизации систем частичных булевых функций, реализованные в таких пакетах программ, как Espresso [20] или Tie [8].
Рассмотрим синтез модульных сумматоров с помощью булевых функций, представленных в классе полиномов [3, 4]. Пусть сумматор
S(2, р) предназначен для сложения двух операндов по модулю p ^ 3. Входные операнды и результат их сложения задаются 8 - разрядными двоичными
наборами Xh2 ={xl{2, x^2,.., x82 ) и S = (s1’ s2’...’ «О, где 8 = [l og2 p]+1, т. е.
X + X =2(хГ + 2 x[ +... + 28_1 xns )= 20 s + 21 s2 +... + 28_1 ss = S(mod p). (2)
n=1
Каждому разряду результата суммирования соответствует некоторое значение функции Sk = Sk(x1,x2,..,xl8,xf,X2,..,X8). Введем в рассмотрение булеву матрицу M(S) = [sa ], которая содержит (р _ 1)N +1 строк и 8
столбцов. Известно [1], что произвольную булеву функцию всегда можно привести к симметричной функции посредством дублирования некоторых
переменных. Имеем, что
Sk - Sk
f \
Y Y Y Y Y Y Y
Y2 , ±2,---, Yk V-5 Yk ,-“1S V-5 Ys
'----V----' '-----V----'
v 2k-1 25-1 у
где
Yi X1 }, Y2 -\x2,x% }, ..., Ys x5} и k = 1,2,..., 5. Отсюда следует,
сто ^iSk ) — (^0 ,---, ^2(p-1), ^2(p-l)+1,---, ^25 )•
Функция Sk — 1 тогда и только тогда, когда i-я компонента локального
кода rn^k
Tt{sk ) принимает единичное
значение, т. е.
Su
Л
'i ,
1, если X + X2 — i • п{
0 - в противном случае.
<
(3)
На базе полученной математической модели сумматора (3) созданы программные генераторы сумматоров по модулю под общим названием Polynomial.
Современные САПР обладают мощными инструментами оптимизации арифметических операций, способными в тексте RTL-описания
идентифицировать деревья арифметических операций и провести их оптимизацию с помощью технологии сохранения битов переноса (Carry Save Adder, CSA) [7]. Тем самым для позиционных устройств основной задачей разработчика становится задание корректного RTL-описания на высокоуровневых языках описания аппаратуры Verilog HDL или VHDL без указания алгоритма реализации, что не всегда эффективно для модулярных устройств, т. к. структура модульного канала напрямую зависит от типа основания и эффективной реализации той или иной операции на его основе.
Технология CSA опирается на алгоритмы Бута и дерево Уоллеса (Wallace tree). Суть выполнения операции суммирования с помощью дерева Уоллеса заключается в следующем:
1. Слагаемые группируются тройками.
2. В каждой тройке сумматор без распространения переноса сокращает три бита слагаемых в два.
3. Строки, не вошедшие в тройки, переходят на следующую стадию вычислений без изменений.
4. На заключительной стадии два слагаемых суммируются с распространением переноса.
Каждый сумматор, как без распространения переноса, так и с распространением переноса, содержит n одноразрядных полных сумматоров, организация которых представлена на рис. 3.
a
b
с
s
Р
Рисунок 3. Организация одноразрядного полного сумматора
Временная сложность устройства на базе дерева Уоллеса показывает логарифмическую зависимость от количества слагаемых. Технические решения, построенные на его базе, достаточно легко масштабируются и обеспечивают высокую технологичность их реализации при изменении форматов представления чисел. Следовательно, эффективными можно считать алгоритмы модульного суммирования, максимально приближенные к структуре дерева Уоллеса.
В мировой литературе отражены значительные результаты исследования по способам построения быстродействующих параллельных сумматоров (Parallel Prex Adders(PPA)), чьи схемы в значительной степени зависят от конструкции сети бита переноса. Примером некоторых таких схем являются
Kogge-Stone, Brent-Kung, Han-Carlson, and Ladner-Fischer [16; 17]. Ранее, рис. 1., был рассмотрен один из вариантов построения параллельной структуры модульного сумматора за счет параллельного вычисления двух сумм. Используя технологии CSA, можно добиться еще большего ускорения вычислений. В мировой литературе данная структурная схема модульного сумматора известна как ELM Modular Addition (ELMMA). Предварительные результаты моделирования показали, что ELMMA требует на 23 % меньше площади и работает на 35 % быстрее, чем аналог без CSA.
В работе [10] ранее был рассмотрен еще один из возможных способов построения параллельных модульных сумматоров на базе принципов пирамидального выделения переносов, лежащих в основе арифметики разрядных срезов.
Рассмотрим представление целых позиционных чисел в виде разрядных срезов. Пусть имеются два числа с фиксированной точкой и одинаковыми знаками, модули которых представлены двоичными кодами в позиционную систему счисления. Модуль каждого слагаемого в этом случае является одномерным битовым вектором A1,2(an,.,a2,a1), где n - разрядность числа, а1 -младший разряд, an - старший разряд модуля числа А1Д. Представим входные операнды приведенной ниже битовой матрицей A размерностью 2 строки и n столбцов, n - разрядность модулей чисел.
(
A =
aVn •
У a2,n,
,, ai,1
, a2,2, a2,1 у
При таком представлении строка матрицы A является скалярным значением модуля числа в двоичном представлении, а столбец - разрядным срезом SRi чисел, сумму которых необходимо определить. Каждый разрядный срез является одномерным булевым вектором из двух элементов. Техническая реализация формирователя разрядных срезов матрицы A представляет собой структуру, состоящую из двух сдвиговых регистров, в которых хранятся исходные числа операндов. На выходе младшего разряда каждого из регистров
формируется соответствующий разряд SRi. Одновременный сдвиг регистров в сторону младших разрядов приводит к формированию SRi+i, ie[1;n].
Таким образом, предлагается выполнять обработку матрицы A не по строкам - операндам, как это реализуется в известных способах суммирования, а по столбцам - разрядным срезам исходных операндов. Операция пирамидального выделения переносов заключается в следующем: выполняется свертка редукционным суммированием соседних пар разрядов исходного двухразрядного вектора с учетом первого разрядного вектора переносов С* [9].
На базе рассмотренной арифметики разрядных срезов были созданы программные генераторы сумматоров по модулю под общим названием PAT.
Схема экспериментов и результаты исследований
Для оценки эффективности рассмотренных подходов были созданы программные автоматизированные генераторы RTL- описания сумматоров по модулю на языках Verilog и VHDL. В качестве графической оболочки для алгоритма Espresso использовано свободно распространяемое ПО Logic Friday. Для проектирования в базисе заказных СБИС использовался маршрут, включающий средства логического синтеза САПР Synopsys DC в режиме Ultra с минимизацией критического пути. Режим синтезатора Ultra включает учет характера арифметической операции, проводя оптимизацию с помощью технологии сохранения битов переноса (CSA). Синтез проводился в базисе стандартных ячеек свободно распространяемой библиотеки Nangate с проектными нормами 45 нм. Рассматриваемый диапазон оснований модулярной арифметики - набор простых чисел из диапазона 8 бит. Все разработанные программные генераторы, а также результаты проведенных исследований доступны на сайте ИППМ РАН [11]
На рис. 4 представлены результаты моделирования сумматоров по модулю, построенных на базе четырех рассмотренных в данной работе
подходов:
1. Espresso - реализация сумматора по модулю по таблице истинности (СДНФ, минимизация с помощью эвристического алгоритма Espresso).
2. ELMMA - параллельная структура сумматора по модулю, построенная на базе Ladner Fischer Parallel Prefix Adder (LFPPA) с применением технологий CSA.
3. Polynomial - реализация сумматора по модулю согласно булевым функциям, представленным в классе полиномов.
4. PAT - конвейерная структура сумматора по модулю, базирующаяся на принципах пирамидального выделения переносов.
б)
Рис. 4. Сравнение структур модульных сумматоров по а) максимальной задержке; б) занимаемой площади
Результаты проведенных экспериментов показали, что в большинстве своем подход к реализации сумматоров по модулю на базе анализа таблиц истинности оказался неэффективным с точки зрения аппаратных затрат, однако в некоторых случаях удается получить выигрыш по быстродействию порядка 40 % относительно подхода ELMMA, показавшего в общем случае лучшие результаты как по занимаемой площади, так и по быстродействию. Так, анализ полученных схем Polynomial показал, что количество минтермов в описании булевых функций результата меньше примерно на 10-15 % относительно Espresso, что позволило сократить аппаратные затраты при сохранении уровня быстродействия.
Отдельно стоит отметить, что способы PAT и Polynomial можно распространить на реализацию сумматоров по модулю многих переменных. Предварительные результаты сравнения мультиоперандных сумматоров по модулю PAT с мультиоперандными сумматорами, построенными на базе бинарного дерева, позволили проводить вычисления над 64-разрядными числами в конвейерном режиме в 14 раз быстрее при сокращении аппаратной
сложности в 17 раз. Построения мультиоперандных сумматоров по модулю -это задача будущих исследований.
Заключение
Модулярная арифметика представляет собой параллельную арифметику в том смысле, что при выполнении мультипликативных и аддитивных операций отсутствуют межразрядные переносы, что делает ее весьма привлекательной в области построения высокоскоростных надежных вычислений, использующих целые числа большой разрядности. Однако базовые арифметические устройства модулярной системы реализуются не однотипно, структура модульного канала напрямую зависит от типа используемого основания. В данной работе был проведен сравнительный анализ различных подходов к реализации сумматоров по модулю простых чисел из диапазона 8 бит. Проведенный ряд экспериментов показал общее преимущество структур сумматоров, использующих CSA-технологии, при этом в частных случаях целесообразно использовать структуры на базе реализации булевых функций, представленных в полиномиальном классе и классе ДНФ.
Работа выполнена при финансовой поддержке Российского фонда фундаментальных исследований (грант №15-51-04006).
Список литературы:
1. Абдуллаев Д.А., Юнусов Д.Ю. Симметрия в булевых функциях и некоторых классах корректирующих кодов. - Ташкент: ФАН, 1987.
2. Амербаев В.М., Соловьев Р.А., Тельпухов Д.В. Реализация библиотеки модульных арифметических операций на основе алгоритмов минимизации логических функций // Известия Южного федерального университета. Технические науки. - 2013. - № 7 (144). - С. 221-225.
3. Бибило П.Н. О реализации модулярных сумматоров на FPGA / П.Н. Бибило, Д.А. Городецкий // Информатика. - 2011. - № 1. - С. 62-67.
4. Городецкий Д.А., Супрун В.П. Сумматоры унитарных кодов по модулю Р // Интеллектуальные системы и САПР (AIS’08 / CAD-2008). - М.: Физматлит, 2008. - Т.2. - С. 391-395.
5. Инютин С.А. Модулярные вычисления в сверхбольших компьютерных диапазонах // Электроника. - 2003. - № 6. - С. 54-61.
6. Ирхин В.П. Табличная реализация операций модулярной арифметики. Сб. науч. трудов Юбилейной Международной научно-технической конференции «50 лет модулярной арифметики». - 2005. - С. 268-273.
7. Кравченко В., Радченко Д. Современные технологии RTL-синтеза в продуктах компании Synopsys // ЭЛЕКТРОНИКА: Наука, Технология, Бизнес. - 2005. - № 2. - С. 66-69.
8. Леончик П.В. Программа минимизации системы булевых функций / [Электронный ресурс]. - Режим доступа: http://sarah.narod.ru/ (дата обращения: 12.01.2016).
9. Осинин И.П. Способ и устройство массового параллельно-конвейерного мультиоперандного суммирования на базе пирамидального выделения переносов / И.П. Осинин // Фундаментальные исследования. - 2013. -№ 10, ч. 6. - С. 1228-1233.
10. Осинин И.П., Князьков В.С. Способ организации вычислений суммы N М-разрядных чисел // Патент РФ №2450327 от 10 мая 2012 г.
11. Сайт Отдела методологии проектирования интегральных схем ИППМ РАН / [Электронный ресурс]. - Режим доступа: http://icdm.ippm.ru/ (дата обращения: 12.01.2016).
12. Стемпковский А.Л., Амербаев В.М. Принцип факторизации в проблеме проектирования модулярных процессоров // VI Всероссийская научнотехническая конференция «Проблемы разработки перспективных микро-и наноэлектронных систем - 2014»: сб. трудов / под общ. Ред. Ак. РАН Стемпковского А.Л. - М.: ИППМ РАН, 2014. Часть IV. - С. 183-186.
13. Червяков Н.И., Бережной В.В., Оленев А.А. и др. Минимизация избыточности кода системы остаточных классов с одним контрольным основанием / Электронное моделирование. - 1994. - № 1. - Т. 16. - С. 56-61.
14. F.E.P. Dale Gallaher and P. Srinivasan The digit parallel method for fast RNS to weighted number system conversion for specific moduli, IEEE Transactions on Circuits and Systems - II: Analog and Digital Signal Processing, 1997.
15. Hariri A., Navi K., and Rastegar R. A new high dynamic ranga moduli set eith efficient reverse converter // Computers and Mathematics with Applications. -2008. - Vol. 55, no. 4. - Р. 660-668,
16. Knowles S., A family of adders // Proceedings of the 15th IEEE Symposium on Computer Arithmetic, Los Alamitos, CA, USA. - 2001. - Р. 277-284.
17. Ladner R.E. and Fischer M. J., Parallel prefix computation // Journal of the Association for Computing Machinery. - 1980. - Vol 27, No 4. - Р. 831-838.
18. Omondi Amos, Premkumar Benjamin, Eds., Residue Number Systems: Theory and Implementation (Advances in Computer Science and Engineering Texts) London, UK: Imperial College Press, September 10, 2007).
19. Pedro Miguens Matutino, Hector Pettenghi, Ricardo Chaves, Leonel Sousa RNS Arithmetic Units for Modulo {2” ± k\ // 15th Euromicro Conference on Digital System Design. - 2012. - Р. 795-802.
20. The Donald O. Pederson Center for Electronic Systems Design. Espresso
/ [Электронный ресурс]. - Режим доступа:
http://embedded.eecs.berkeley.edu/pubs/downloads/espresso/index.htm (дата обращения: 12.01.2016).
References:
1. Abdullaev D.A., Junusov D.Ju. Symmetry in Boolean functions and certain classes of error-correcting codes. Tashkent, FAN Publ., 1987. 141 p.
(In Russian).
2. Amerbaev V.M., Solovyev R.A., Telpuhov D.V. Library implementation of modular arithmetic operations, based on logic functions minimization algorithms. Izvestija Juzhnogo Federal'nogo Universiteta. Tehnicheskie nauki. [Izvestiya SFEDU. Engineering sciences]. 2013. no. 7 (144). pp. 221-225. (In Russian).
3. Bibilo P.N. On the implementation of modular adders on FPGA.
Informatika. [Computer science]. 2011. no. 1. pp. 62-67. (In Russian).
4. Gorodeckij D.A., Suprun V.P. Adders unitary codes modulo P. Intellektual'nye sistemy i SAPR (AIS’08 / CAD-2008) [Intelligent systems in CAD (AIS’08 / CAD-2008)]. Moscow, Fizmatlit Publ., 2008. Vol.2, pp. 391-395. (In Russian).
5. Injutin S.A. RNS-based computing extra-large computer range.
Elektronika. [Electronics]. 2003. no. 6. pp. 54-61. (In Russian).
6. Irhin V.P Tabular implementation of Residue Number System arithmetic
operations. Sbornik nauchnyh trudov Jubilejnoj Mezhdunarodnoj nauchno-tehnicheskoj konferencii «50 let moduljamoj arifmetiki» [Collection
of scientific works Anniversary International Scientific Conference "50 years of Residue Number System"]. 2005. pp. 268-273. (In Russian).
7. Kravchenko V., Radchenko D. Modern technology RTL-synthesis products from Synopsys. ELEKTRONIKA: Nauka, Tehnologija, Biznes. [Electronics: Science, Technology, Business]. 2005, no. 2, pp. 66-69. (In Russian).
8. Leonchik P.V. Software minimization of Boolean functions. Available at: http://sarah.narod.ru/ (accessed 12 January 2016)
9. Osinin I.P. The method and apparatus of mass parallel-pipelined multi operands summation based the pyramidal allocation carry. Fundamental'nye issledovanija. [Basic research]. 2013, no.10, part 6. pp. 1228-1233. (In Russian).
10. Osinin I.P., Knjaz'kov V.S. A method of computing the amount of N the organization M-bit numbers. Patent RF, no.2450327. 2012 (In Russian).
11. Website of the Department of methodology of designing integrated circuits IPPM RAS. Available at: http://icdm.ippm.ru/ (accessed 12 January 2016).
12. Stempkovskij A.L., Amerbaev V.M. The Principle of Factorization in a Problem of Design of RNS-based Processors. VI Vserossijskaja nauchno-tehnicheskaja konferencija «Problemy razrabotki perspektivnyh mikro- i nanojelektronnyh sistem - 2014» [VI All-Russia Science&Technology Conference Problems of Advanced Micro-Nanoelectronic Systems Development - 2014]. Moscow, IPPM RAN Publ., 2014. Part IV. pp. 183-186. (In Russian).
13. Chervjakov N.I., Berezhnoj V.V., Olenev A.A., Kalmykov I.A. Minimizing redundancy code system of residual classes with a control base. Elektronnoe modelirovanie [Electronic modeling]. 1994, no. 1, Vol.16. pp. 56-61. (In Russian).
14. F.E.P. Dale Gallaher and P. Srinivasan The digit parallel method for fast RNS to weighted number system conversion for specific moduli, IEEE Transactions on Circuits and Systems - II: Analog and Digital Signal Processing, 1997.
15. Hariri A., Navi K., and Rastegar R. A new high dynamic ranga moduli set eith efficient reverse converter. Computers and Mathematics with Applications, vol. 55, no. 4, pp. 660-668, 2008.
16. Knowles S., A family of adders, Proceedings of the 15th IEEE Symposium on Computer Arithmetic, Los Alamitos, CA, USA, pp. 277 - 284, 2001.
17. Ladner R.E. and Fischer M.J., Parallel prefix computation, Journal of the Association for Computing Machinery, Vol 27, No 4, October 1980, pp. 831-838.
18. Omondi Amos, Premkumar Benjamin, Eds., Residue Number Systems: Theory and Implementation (Advances in Computer Science and Engineering Texts) London, UK: Imperial College Press, September 10, 2007).
19. Pedro Miguens Matutino, Hector Pettenghi, Ricardo Chaves, Leonel Sousa RNS Arithmetic Units for Modulo {2n ± k\ 15th Euromicro Conference on Digital System Design, pp. 795-802, 2012.
20. The Donald O. Pederson Center for Electronic Systems Design. Espresso.
Available at:
http://embedded.eecs.berkeley.edu/pubs/downloads/espresso/index.htm (accessed 12 January 2016).
