CC BY
30УДК 004.315.2
DOI: 10.24151/1561-5405-2019-24-2-197-207
Исследование и модификация многоразрядного параллельно-префиксного сумматора
А.Н. Якунин, Аунг Мьо Сан
Национальный исследовательский университет «МИЭТ», г. Москва, Россия
yakunin. alexey@gmail. com
Проектирование эффективных двоичных сумматоров - актуальная задача, от решения которой зависит производительность действующих устройств. В настоящее время параллельно-префиксная структура сумматора считается эффективной для выполнения операции сложения двух многоразрядных двоичных чисел. Существует несколько вариантов сумматоров с различными характеристиками по быстродействию и аппаратным затратам. В работе исследован модифицированный вариант параллельно-префиксного сумматора и проведено сравнение его параметров с сумматорами Sklansky, Kogge-Stone, Brent-Kung и Lander-Fischer. Моделирование сумматоров выполнено в среде САПР Quartus II. Проведен сравнительный анализ сумматоров по аппаратным и временным затратам. Анализ результатов моделирования показал, что при выполнении сложения 32-разрядных двоичных чисел предложенный сумматор имеет лучшее быстродействие по сравнению с другими сумматорами, а также дает снижение сложности на 26 % по сравнению с сумматором Kogge-Stone.
Ключевые слова: параллельно-префиксный сумматор (ППС); сумматоры Sklansky, Kogge-Stone; Brent-Kung; Lander-Fischer; схематичные узлы; префиксное дерево; логический элемент; сложность по Квайну; задержка
Для цитирования: Якунин А.Н., Аунг Мьо Сан. Исследование и модификация многоразрядного параллельно-префиксного сумматора // Изв. вузов. Электроника. - 2019. - Т. 24. - № 2. - С. 197-207. DOI: 10.24151/1561-5405-2019-24-2197-207
© А.Н. Якунин, Аунг Мьо Сан, 2019
Research and Modification of a Multi-Bit Parallel-Prefix Adder
A.N. Yakunin, Aung Myo San
National Research University of Electronic Technology, Moscow, Russia yakunin.alexey@gmail.com
Abstract. The binary adders are the combinational nodes for performing the addition of the binary numbers in the arithmetic logic units included in many processors. Therefore, the design of an efficient binary adder is an actual task, which solution depends on the performance of existing device. Currently, a parallel-prefix adder is considered as effective for performing an addition of the two multi-bit binary numbers. There are several variants of the adder with different performance characteristics and hardware costs. In the work a modified variant of the parallel-prefix has been studied and the comparison of its parameters with Sklansky, Kogge-Stone, Brent-Kung and Lander-Fischer adders has been performed. The modeling of the adders has been made in the CAD Quartus II, and the comparative analysis of the adders has been executed by the hardware and time costs. The analysis of the simulation results shows that when the addition o 32-bit binary numbers is performed, the proposed adder has better performance compared to other adders considered, and, also, has 26%less complexity compared to the Kogge-Stone adder.
Keywords. parallel-prefix adder (PPA); Sklansky, Kogge-Stone, Btent-Kung, Lander-Fischer adress; schematic nodes; prefix tree; logical element; Quine complexity; delay
For citation. Yakunin A.N., Aung Myo San. Research and modification of a multi-bit parallel-prefix adder. Proc. Univ. Electronics, 2019, vol. 24, no. 2, pp. 197-207. DOI. 10.24151/1561-5405-2019-24-2-197-207
Введение. Аппаратная реализация арифметических операций над двоичными числами является важным архитектурным элементом в микропроцессорах, цифровых сигнальных процессорах, математических сопроцессорах и других устройствах. Многие арифметические операции опираются на сложение. Поэтому, имея аппаратную структуру сумматора, становится возможным реализовать умножение посредством повторного сложения, вычитание - логического отрицания одного операнда и деление - повторенного вычитания.
Сумматор - комбинационное логическое устройство, выполняющее операцию сложения двух многоразрядных двоичных чисел [1]. Сумматоры входят в состав более сложных цифровых устройств, например умножителя двоичных чисел и арифметико-логических устройств [1]. Поэтому аппаратная реализация эффективного высокоскоростного двоичного сумматора необходима для повышения быстродействия арифметико-логических устройств и, следовательно, процессора в целом. При схемной реализации для выполнения операции сложения чем меньше время задержки поступления данных на выход комбинационного сумматора, тем выше его быстродействие. Для сокращения времени задержки распространения переносов практически во всех современных компьютерах в критических путях используются параллельно-префиксные сумматоры (1111С), так как в настоящее время быстродействие является одним из важнейших показателей [2].
Цель настоящей работы - разработка модифицированного варианта ППС для быстрого арифметического сложения двух многоразрядных двоичных чисел с фиксированной запятой.
Архитектура ППС. Параллельно-префиксный сумматор - многоразрядный параллельный сумматор с распространяющимся переносом, использующийся для одновременного суммирования двух многоразрядных чисел и имеющий лучшие характеристики по задержке распространения переноса по сравнению с другими типами двоичных параллельных сумматоров. Перспективную архитектуру ППС можно представить в виде трех каскадов (рис.1): предвычисления; формирования префиксного дерева; формирования результата [3-5].
Рис. 1. Перспективная архитектура для построения различных ППС Fig.1. Perspective architecture for construction of various PPA
На каскаде предвычисления формируются значения функций генерации сигналов переноса g и распространения переноса h. Для каждой пары битов входных операндов a и b соответствующие логические уравнения имеют вид
g, = a • b, i = 0,1,2,..., n -1,
h = a ® b, i = 0,1,2,..., n -1.
На каскаде формирования префиксного дерева переносов группа сигналов генерации переноса Gik и распространения переноса Hik вычисляется для каждого бита по следующим уравнениям:
_ig,, если i=к, \-гк] | G 1 + H 1 • G,._vk-, в противном случае I
[i-^1 М [ 1 -1к ] h, если i = к, : к] ] • H^ ^ впротивном случае |
нГ11 = ' "
На каскаде формирования результата определяются биты выходного результата и переноса согласно формулам
= ^0] , ^ = Ф С-1 •
Таким образом, с помощью полученных уравнений каждого каскада ППС реализуются следующие схематичные узлы: черный; белый; овал; треугольник (рис.2). В настоящей работе схематичные узлы используются для большей наглядности рассматриваемых архитектур при построении различных ППС.
Рис. 2. Базовые схематичные узлы Fig.2. Basic schematic nodes
Для оценки аппаратных затрат оборудования применяются такие критерии оценок, как количество используемых логических элементов и сложность по Квайну, определяемая числом входов всех логических элементов. Оценим сложности по Квайну чертога узла дЫаск, белого узла ^, овала ^ и треугольника . Обозначим количество используемых логических в них элементов как кЫаск, кШы, кта1 и кМащ1е . В черном узле располагаются три двухвходовых логических элемента: два И и один ИЛИ, поэтому = 6 и кЫаск = 3. Белый узел содержит два двухвходовых логических элемента:
один И и один ИЛИ, поэтому = 4 и к^Ше = 2. Овал состоит тоже из двух двухвходовых элементов: И и XOR, поэтому дта1 = 4 и кта1 = 2. Треугольник имеет только один двухвходовый элемент XOR, поэтому дМащ1е = 2 и кМст81е = 1.
На каскадах предвычисления и формирования результата каждый ППС имеет одинаковые структуры для их создания, а на каскаде формирования дерева переносов сиг-
налы генерации и распространения переноса могут быть сгруппированы различными методами, на основе которых созданы разные типы ППС. По схемной реализации различают несколько вариантов ППС: Sklansky [6-8], Kogge-Stone [8], Brent-Kung [9], Ladner-Fischer [10]. Принцип работы таких сумматоров заключается в том, что в первую очередь вычисляются значения ^ и для разрядов первого каскада, далее - сигналы Оп и Нк для схематичных узлов из каскада формирования префиксного дерева, пока сигнал с не будет известен для каждого разряда. После этого результат ^ операции сложения вычисляется вместе с с в последнем каскаде. Время задержки таких ППС пропорционально количеству уровней на каскаде формирования префиксного дерева. На рис.3 и 4 представлены схемы сумматоров для 8- и 32-разрядных операндов.
Рис.3. 8-разрядные ППС: а - Sklansky; б - Kogge-Stone; в - Brent-Kung; г - Ladner-Fischer Fig.3. 8-bit parallel-prefix adders: a - Sklansky; b - Kogge-Stone; c - Brent-Kung;
d - Ladner-Fischer
Рис.4. 32-разрядные ППС: а - Sklansky; б - Kogge-Stone; в - Brent-Kung Fig.4. 32-bit parallel-prefix adders: a - Sklansky; b - Kogge-Stone; c - Brent-Kung
Рис.4 (окончание). 32-разрядные ППС: г - Ladner-Fischer Fig.4 (end). 32-bit parallel-prefix adders: d - Ladner-Fischer
Модифицированный ППС. Для разработки модифицированного ППС предлагается вариант сумматора, в котором используется своя структура дерева сигналов генерации Gi:k и распространения переноса Hi:k. На рис.5 показаны схемы многоразрядного модифицированного ППС. Видно, что построение первого уровня префиксного дерева этого сумматора аналогично построению Kogge-Stone сумматора. Основная структурная разница начинается со второго уровня префиксного дерева, где формируются группы из двух схематичных узлов. На третьем уровне группы составляют четыре узла схемы, на четвертом - восемь узлов и т.д. В этом сумматоре сначала вычисляются сигналы gi и hi для пар входных разрядов, далее - сигналы Gik и Hi:k для схематичных узлов префиксного дерева из второго каскада, пока не будет известен окончательный сигнал переноса ci для каждого столбца. На последнем каскаде вычисляется результат сложения si вместе с генерируемыми сигналами, полученными на предыдущем каскаде префиксного дерева.
Проанализировав предлагаемую структуру сумматора, можно получить, что количество уровней схематичных узлов на втором каскаде соответствует l = log n +1, где n - разрядность входных операндов ППС. Количество схематичных узлов составляет n n
( (—log2 n - 2) + ~ + 3 ). Количество используемых логических элементов £мод, сложность
по Квайну q^ и время задержки ¿мод модифицированного сумматора вычисляются с использованием следующих уравнений:
3n
¿мод = (y(!og2 n + 1) + 2n + 3) 4мод = (3n(lOg2 n + 1) + 4n + 6).
Предположим, что время задержки любого логического элемента равно э. Тогда
'мод = 2(bg2 n + 1)^л.э .
Рис.5. Модифицированные III 1С: а - 8-разрядный; б - 16-разрядный; в - 32-разрядный Fig.5. Modified parallel-prefix adders: a - 8-bit; b - 16-bit; c - 32-bit
Теоретический анализ параметров ППС. Оценим аппаратные и временные затраты БЫапвку, Ке-БШпе, Вгеп^Кип§, Ьаёпег^БсИег сумматоров по следующих параметрам: количество используемых логических элементов ^ПС; сложность по Квайну <?ППС; время работы ¿ППС. Для вычисления времени работы сумматоров рассматривается наихудший (самый длинный) путь, по которому проходит сигнал, и складывается время задержки всех логических элементов на этом пути. В ходе выполнения работ проведен анализ схемной реализации с увеличением разрядности входных операндов для вывода формул при оценке аппаратных и временных параметров. В табл.1 представлены формулы для вычисления количества используемых логических элементов, сложности по Квайну и времени задержки логических элементов ППС. Результаты теоретического расчета аппаратных и временных параметров ППС приведены в табл.2.
Таким образом, сумматор Brent-Kung имеет наихудшее время работы, для схемной реализации он характеризуется меньшим количеством используемых логических элементов и сложностью по Квайну.
Таблица 1
Формулы для вычисления аппаратных и временных параметров ППС
Table 1
Formulas for calculating the hardware and timing parameters of the presented PPA
Количество Время задержки ¿л.Э
Тип ППС используемых Сложность по Квайну
логических элементов
Sklansky —log n + 2n + 3 2 2 3n log n + 4n + 6 2 log n + 2
Kogge-Stone (3n + 3) log n - n + 6 (6n + 6) log n - 2n +12 2 log n + 2
Brent-Kung 8n - 3 - 3 log n 16w - 6 - 6log n 4(log n - 2) + 6
Lander-Fischer 3n, 17n —log n +-- 4 2 4 3n, 17n —log n +-- 2 2 2 2log n + 4
Модифицированный 3n — (log n +1) + 2n + 3 3n(log n +1) + 4n + 6 2 log n + 2
Таблица 2
Аппаратные и временные параметры ППС
Table 2
Comparison of hardware and timing parameters of presented PPA
Тип ППС 8 бит 16 бит 32 бит
^ППС ^ППС ¿ППС ^ППС ^ППС ¿ППС ^ППС ^ППС ¿ППС
Sklansky 55 110 8^.э 131 262 10*л.э 307 614 12t
Kogge-Stone 79 156 8^.э 194 388 10^.э 469 936 12t
Brent-Kung 52 104 10^.э 113 226 14tM 238 476 Шл.э
Lander-Fischer 52 104 10*л.э 116 232 12t 256 512 14*л.э
Модифицированный 67 134 8^.э 155 310 10*л.э 355 710 12t
Моделирование ППС. Моделирование сумматоров проводилось в среде САПР Altera Quartus-II с использованием семейства ПЛИС «Cyclone-II-EP2C20F256C6». Для симуляции в среде Quartus II выбран режим функционального моделирования, в ходе которого получены значения аппаратных и временных параметров сумматоров в отчете о компиляциях. В табл.3 в столбце «TCLE в ПЛИС» указано общее количество логических элементов (И, ИЛИ, XOR в соответствии с рис.2-4), в столбце «Worst-case tpd» -максимальное время распространения сигнала от входов к выходам, которое представляет собой общую задержку логических элементов (total cell delay), включая задержку межсоединений между ними (total interconnect delay).
Результаты моделирования показали, что при реализации 32-разрядного сумматора модифицированный сумматор дает снижение общего количества комбинационных логических элементов на 26 % по сравнению с сумматором Kogge-Stone. По параметру быстродействия предложенный ППС имеет меньшую задержку на 17,5 % по сравнению с сумматором Sklansky, на 3,5 % - с сумматором Kogge-Stone, на 22 % - с сумматором Brent-Kung и на 17,5 % - с сумматором Ladner-Fischer.
Достоверность выполнения операции 32-разрядного сложения модифицированного сумматора подтверждена результатами моделирования, полученными в среде САПР Quartus II. Фрагмент диаграммы представлен на рис.6.
Таблица 3
Оценка результатов моделирования ППС в среде САПР Quartus-II
Table 3
Evaluation of simulation results of PPA in Quartus-II CAD environment
8 бит 16 бит 32 бит
Тип ППС TCLE Worst-case TCLE Worst-case TCLE Worst-case
в ПЛИС tpd, нс в ПЛИС tpd, нс в ПЛИС tpd, нс
Sklansky 26 12,1 59 14,5 136 23,4
Kogge-Stone 31 12,8 87 16,2 227 20
Brent-Kung 24 12,9 51 15,1 117 24,9
Lander-Fischer 24 12,9 54 15,1 115 23,5
Модифицированный 30 12,6 72 16,1 167 19,3
Рис. 6. Временная диаграмма результатов моделирования операции сложения двух 32-разрядных двоичных чисел Fig. 6. Timing diagram of simulation results of the addition of two 32-bit binary numbers
Заключение. В результате проведенных исследований выявлено, что предложенный модифицированный ППС имеет преимущество по времени работы по сравнению с некоторыми известными структурами. При выполнении сложения 32-разрядных двоичных чисел предложенный сумматор имеет лучшее быстродействие по сравнению с другими сумматорами, а также дает снижение сложности на 26 % по сравнению с сумматором Kogge-Stone. Достоверность выполнения операции сложения подтверждена результатами моделирования временными диаграммами с различным диапазоном аргументов и сравнением результатов с эталонными значениями.
Дальнейшим направлением работы является исследование возможности применения многоразрядного высокоскоростного ППС для модулярной арифметики.
Литература
1. Червяков Н.И., Ляхов П.А., Валуева М.В., Криволапова О.В. Сравнительный анализ аппаратной реализации сумматоров на FPGA // Наука. Инновации. Технологии. - 2016. - №4. - С. 99-108.
2. Дэвид Д.Х., Сара Л.Х. Цифровая схемотехника и архитектура компьютера. - 2-е изд. - Нью-Йорк, 2013. - C. 609-610.
3. Aung Myo San, Yakunin A.N. Reduction of the hardware complexity of a parallel prefix adder // Intern. Conf. ElConRus-2019 (Saint-Petersburg, Moscow, 28-31 Jan 2019). - Moscow: MIET, 2019. - P. 1348-1349.
4. Mohanraj M., Nethaji B., Nithya S., Nivetha N. Design of low-power parallel prefix adder Kogge-Stone for high-speed computing // International Journal of Advanced Information Sciences and Technology (IJAIST). - 2014. - Vol. 27. - No. 27. - P. 132-135.
5. Sunil M., Ankith R.D., Manjunatha G.D., Premananda B.S. Design and implementation of faster parallel prefix Kogge-Stone adder // International Journal of Electrical and Electronic Engineering and Communications. - 2014. - Vol. 3. - No. 1. - P. 116-118.
6. Якунин А.Н., Аунг Мьо Сан. Повышение скорости работы многоразрядного двоичного умножителя // Сб. тр. VII Всероссийской науч.-техн. конф. «Проблемы разработки перспективных микро- и на-ноэлектронных систем - 2018 (МЭС-2018)». - 2018. - Вып. II. - С. 149-155. - DOI: 10.31114/2078-77072018-2-149-155.
7. Якунин А.Н., Аунг Мьо Сан. Сравнительный анализ характеристик двоичных многоразрядных параллельных сумматоров // Изв. вузов. Электроника. - 2018. - Т. 23. - №3. - С. 293-303. -DOI: 10.24151/1561-5405-2018-23-3-293-303.
8. Kowsalya P., Malathi M., Ramanathan P. Low power parallel prefix adder // Applied Mechanics and Materials. - 2014. - Vol. 573. - P. 197.
9. Neha Tyagi, Neeraj Kumar Sharma. Differentiate different methodology for design of vedic multiplier // International Journal for Research in Applied Science & Engineering Technology (IJRASET). - 2017. -Vol. 5. - Iss. VI. -P. 1353.
10. Chaitanya Kumara P., Nagendra R. Design of 32 bit parallel prefix adders // IOSR Journal of Electronics and Communication Engineering (IOSR-JECE). - 2013. - Vol. 6. - Iss. 1. - P. 3-4.
Поступила в редакцию 05.06.2018 г.; после доработки 18.12.2018 г.; принята к публикации 22.01.2019 г.
Якунин Алексей Николаевич - доктор технических наук, доцент Института микроприборов и систем управления Национального исследовательского университета «МИЭТ» (Россия, 124498, г. Москва, г. Зеленоград, пл. Шокина, д. 1), yakunin.alexey@gmail.com
Аунг Мьо Сан - аспирант Института микроприборов и систем управления Национального исследовательского университета «МИЭТ» (Россия, 124498, г. Москва, г. Зеленоград, пл. Шокина, д. 1), aungmyosan61028@gmail.com
References
1. Chervyakov N.I., Lyakhov P.A., Valueva M.V., Krivolapova OV. Comparative analysis of the hardware implementation of adders on the FPGA. Nauka. Innovatsii. Tekhnologii = Science. Innovation. Technology, 2016, no. 4, pp. 99-108. (in Russian).
2. David Money Harris., Sarah L. Harris. Digital Design and Computer Architecture. 2nd Edition. Avenue South, New York, 2013, pp. 609-610. (in Russian).
3. Aung Myo San, Yakunin A.N. Reduction of the hardware complexity of a parallel prefix adder. International Conference EIConRus-2019. Moscow, MIET Publ. 2019, pp. 1348-1349.
4. Mohanraj M., Nethaji B., Nithya S., Nivetha N. Design of low-power parallel prefix adder Kogge-Stone for high-speed computing. International Journal of Advanced Information Sciences and Technology, 2014, vol. 27, no.27, pp. 132-135.
5. Sunil M., Ankith R.D., Manjunatha G.D., Premananda B.S. Design and implementation of faster parallel prefix Kogge-Stone adder. International Journal of Electrical and Electronic Engineering and Communications, 2014, vol-3, no. 1, pp. 116-118.
6. Yakunin A.N., Aung Myo San. Increasing the speed of the multi-bit binary multiplier. VII All-Russian Scientific and Technical Conference «Problems of development ofpromising micro-and nanoelectronic systems -2018 (MES-2018)». Collection of papers. 2018, iss. II, pp. 149-155. DOI: 10.31114 / 2078-7707-2018-2-149-155.
7. Yakunin A.N., Aung Myo San. Comparative analysis of the characteristics of binary multi-bit parallel adders. Izvestiya vuzov. Elektronika = Proceedings of Universities. Electronics, 2018, vol.23, no.3, pp. 293-301. (in Russian). DOI: 10.24151/1561-5405-2018-23-3-293-303.
8. Kowsalya P., Malathi M., Ramanathan P. Low power parallel prefix adder. Applied Mechanics and Materials, 2014, vol. 573, p. 197.
9. Neha Tyagi, Neeraj Kumar Sharma. Differentiate Different Methodology for Design of Vedic Multiplier. International Journal for Research in Applied Science & Engineering Technology (IJRASET), 2017, vol. 5, iss. VI, p. 1353.
10. Chaitanya Kumara P., Nagendra R. Design of 32 bit Parallel Prefix Adders. IOSR Journal of Electronics and Communication Engineering, 2013, vol. 6, iss. 1, pp. 3-4.
Received 05.06.2018; Revised 18.12.2018; Accepted 22.01.2019. Information about the authors:
Alexey N. Yakunin - Dr. Sci. (Eng.), Assoc. Prof. of the Computer, Microwave and Control System Engineering Institute, National Research University of Electronic Technology (Russia, 124498, Moscow, Zelenograd, Shokin sq., 1), yakunin.alexey@gmail.com
Aung Myo San - PhD student of the Computer, Microwave and Control System Engineering Institute, National Research University of Electronic Technology (Russia, 124498, Moscow, Zelenograd, Shokin sq., 1), aungmyosan61028@gmail.com
