ПОМЕХОЗАЩИЩЕННАЯ СИСТЕМА КОДИРОВАНИЯ "1 ИЗ 4" С АКТИВНЫМ НУЛЕМ ДЛЯ ВЫЧИСЛИТЕЛЬНЫХ СИСТЕМ Текст научной статьи по специальности «Компьютерные и информационные науки»

СХЕМОТЕХНИКА И ПРОЕКТИРОВАНИЕ

УДК 004.315

Помехозащищенная система кодирования «1 из 4» с активным нулем для вычислительных систем

В.В. Лосев, Ю.А. Чаплыгин, Д.В. Орлов

Национальный исследовательский университет ««МИЭТ»

Предложена система кодирования «1 из 4» как средство аппаратной защиты вычислительных систем. Проведена оценка системы кодирования по потребляемой мощности, быстродействию и занимаемой площади. Рассмотрен вариант реализации разряда системы кодирования «1 из 4» как единой ячейки. Представлены методы, позволяющие ускорить процесс проектирования схем на четверичных ячейках разряда.

Ключевые слова: аппаратная защита; кодирование «1 из 4» с активным нулем; синтез.

На сегодняшний день обеспечение информационной надежности, помехоустойчивости, контролеспособности, достоверности данных на выходе вычислительных систем, микропроцессоров и микроконтроллеров - актуальная задача.

Наиболее распространенные методы аппаратной защиты интегральных схем от различных сбоев основаны на различных вариантах помехоустойчивого кодирования (Error-Correcting Codes) и резервирования [1]. Применение кодирования удобно для защиты больших массивов данных и регулярных структур (оперативной памяти, многоразрядных шин передачи данных и т.д.) [2]. Для нерегулярных структур и вычислительных схем используются аппаратное троирование (мажорирование) или другие системы контроля за правильной работой, например проверка логической стойкости. Основные недостатки подобных методов - увеличение количества используемых интегральных микросхем (или площади кристалла) и связанное с ним значительное повышение стоимости.

Если рассматривать кодирование как средство решения проблем информационной надежности микропроцессоров, то можно сказать, что использование классических избыточных кодов создает так называемую проблему кодирования-декодирования, так как применяются два кода: исходный неизбыточный и избыточный. Ее суть в том, что кодеры и декодеры для параллельных компьютерных структур являются довольно сложными с точки зрения аппаратуры. В большинстве случаев их сложность превышает сложность компьютерных структур, которые они контролируют.

Наиболее подходящим для повышения информационной надежности, помехоустойчивости микропроцессоров является код «1 из 4» с активным нулем [3]; его отличительная особенность - наличие в четверке бит (разряде слова) только одной логической единицы, при этом разряд нуждается в проверке правила одной логической

© В.В. Лосев, Ю.А. Чаплыгин, Д.В. Орлов, 2014

единицы в разряде без всяких преобразований. Арифметические алгоритмы сохраняют это правило [4]. При применении данного кодирования в компьютерах нет необходимости в преобразовании исходного кода в избыточный, что автоматически решает проблему кодирования-декодирования и приводит к упрощению вычислительных структур.

При реализации микропроцессоров, арифметических систем на основе системы кодирования, подобных «1 из 4», стоит задача анализа таких характеристик, как потребляемая мощность, быстродействие и занимаемая площадь. В настоящей работе проведена оценка системы кодирования «1 из 4» с активным нулем по быстродействию, потребляемой мощности и занимаемой площади.

Независимо от выбранной архитектуры в любом микропроцессоре или арифметической системе в составе есть такие элементы, как регистры, счетчики, мультиплексоры, сумматоры, имеющие разрядность, определенную архитектурой процессора. Прогнозирование характеристик всей системы по характеристикам данных блоков является актуальной задачей.

Для построения арифметической системы и ее компонентов выбраны две системы:

- двоичная - базовая система построения большинства цифровых схем;

- система кодирования «1 из 4» с активным нулем - новая система с высокой достоверностью вычислений [5].

Определены следующие базовые блоки: сумматоры, мультиплексоры, счетчики, регистры. Для анализа характеристик быстродействия, занимаемой площади и потребляемой мощности для каждого из базовых блоков отобраны несколько вариантов схем с разрядностью в соответствии с архитектурой арифметической системы [6]. Рассмотрены схемы, реализованные по технологиям 0,6 мкм с напряжением питания 3,3 В и 1,2 мкм с напряжением 5,0 В. Измерение интересующих характеристик проводили при одинаковых условиях.

К схемам сумматоров относятся:

- схема 1 - 32-разрядный сумматор, последовательное соединение одноразрядных сумматоров (библиотечный элемент);

- схема 2 - 32-разрядный сумматор, последовательное соединение двухразрядных сумматоров (библиотечный элемент);

- схема 3 - 32-разрядный сумматор c ускоренным переносом;

- схема 4 - 32-разрядный сумматор с мажорированием на основе схемы 1;

- схема 5 - 32-разрядный сумматор с мажорированием на основе схемы 2;

- схема 6 - 16-разрядный сумматор на основе системы кодирования «1 из 4» с активным нулем, полученный в результате синтеза программой RTL-Compiler;

- схема 7 - 16-разрядный сумматор, построенный последовательным соединением одноразрядных сумматоров на основе системы кодирования «1 из 4» с активным нулем, полученных в результате синтеза программой RTL-Compiler.

Результаты измерений характеристик схем сумматоров приведены в табл. 1 (в скобках указаны значения для технологии 1,2 мкм с напряжением питания 5,0 В).

В связи с тем, что на сегодняшний день для помехозащищенности широко применяются мажоритарные схемы, целесообразно сравнение параметров занимаемой площади и потребляемой мощности с элементами, выполненными по этому принципу. Таким образом, сравнивая схемы 5 и 7, приходим к выводу, что при примерно одинаковых площадях схема 7, выполненная согласно алгоритму суммирования системы кодирования «1 и 4» с активным нулем, обладает лучшим быстродействием (примерно в 1,4 (1,3) раза выше) и потребляет в 3 (3,1) раза меньше мощности.

Таблица 1

Характеристики схем сумматоров

Номер Площадь Максимальная Динамическая

схемы в ячейках задержка, нс мощность, х10-3 Вт

1 222 30,61 1,360

(32,84) (3,661)

2 208 26,51 1,408

(30,15) (4,005)

3 413 23,19 1,810

(25,04) (4,472)

4 765 31,54 5,562

(33,73) (14,50)

5 723 27,42 5,731

(31,12) (15,61)

6 902 22,89 2,649

(24,28) (7,006)

7 721 19,02 1,903

(23,77) (5,059)

К схемам регистров относятся:

- схема 1 - двоичный 32-разрядный регистр (синтез);

- схема 2 - 16-разрядный регистр кодирования «1 из 4» (синтез).

Результаты измерений характеристик схем регистров представлены в табл.2 (в скобках указаны значения для технологии 1,2 мкм с напряжением питания 5,0 В).

Таблица 2

Характеристики схем регистров

Номер схемы Площадь в ячейках Максимальная задержка, нс Динамическая мощность, х10-3 Вт

1 256 1,03 (1,15) 3,719 (8,889)

2 512 1,07 (1,15) 5,554 (13,16)

Потребляемая мощность схемы 2 в 1,49 (1,48) раза больше при примерно одинаковом быстродействии. Однако если применить мажорирование к схеме 1, то параметр быстродействия ухудшится, а занимаемая площадь и потребляемая мощность увеличатся более чем в 3 раза.

К схемам мультиплексоров относятся:

- схема 1 - двоичный 32-разрядный мультиплексор (синтез);

- схема 2 - двоичный 32-разрядный мультиплексор, построенный на одноразрядных мультиплексорах 2 в 1;

- схема 3 - 16-разрядный мультиплексор кодирования «1 из 4» (синтез);

- схема 4 - 16-разрядный мультиплексор кодирования «1 из 4», построенный на одноразрядных мультиплексорах 2 в 1.

Полученные результаты характеристик схем мультиплексоров представлены в табл.3 (в скобках указаны значения для технологии 1,2 мкм с напряжением питания 5,0 В).

Таблица 3

Характеристики схем мультиплексоров

Номер Площадь Максимальная Динамическая

схемы в ячейках задержка, нс мощность, х10^ Вт

1 358 4,29 1,208

(5,30) (3,390)

2 544 3,81 2,377

(3,76) (6,257)

3 706 4,60 1,704

(5,75) (4,902)

4 1088 3,81 3,555

(3,76) (9,579)

Как видно из табл.3, самыми быстрыми являются схемы 2 и 4, однако площадь и потребление их больше, чем у схем 1 и 3. При этом, если использовать мажорирование (троирование) к схемам 3 и 1 для обеспечения помехозащищенности, то и площадь, и потребление увеличатся более чем в 3 раза.

К схемам счетчиков относятся:

- схема 1 - двоичный счетчик до 15 (синтез);

- схема 2 - счетчик до 15, кодирование «1 из 4» (синтез).

Результаты измерений схем счетчиков представлены в табл.4 (в скобках указаны значения для технологии 1,2 мкм с напряжением питания 5,0 В).

Таблица 4

Характеристики схем счетчиков

Номер схемы Площадь в ячейках Максимальная задержка, нс Динамическая мощность, х10-5 Вт

1 83 3,46 (3,90) 2,736 (7,381)

2 106 2,02 (2,16) 3,731 (9,855)

Согласно данным табл.4, в результате синтеза схема счетчика по системе кодирования «1 из 4» с активным нулем по площади немного больше и потребляемая мощность немного выше (в 1,4 (1,3) раза), в то время как быстродействие схемы 2 выше в 1,7 (1,8) раза. Однако все параметры станут в разы лучше по отношению к схеме двоичного счетчика при использовании троирования.

Исходя из полученных результатов, совокупности характеристик блоков мультиплексоров, регистров, счетчиков и сумматоров, можно сказать, что система кодирования «1 из 4» с активным нулем позволяет построить микропроцессор с конкурентными характеристиками по быстродействию, занимаемой площади и потребляемой мощности для помехозащищенных систем.

Разработка элементной базы для проектирования арифметических систем на основе кодирования «1 из 4» с активным нулем. Проектирование цифровых систем на основе кодирования «1 из 4», по сути, ничем не отличается от проектирования любой другой системы. Однако в состав таких систем входит много одинаковых элементов, блоков, имеющих нетривиальную структуру. Эти элементы представляют собой разряд числа системы кодировании «1 из 4», состоящий из четверки бит, причем в раз-

ряде всегда должна быть только одна единица. Это, в свою очередь, создает трудности при проектировании и модификации таких схем, как арифметическо-логическое устройство (АЛУ).

Упростить задачу проектирования схем или систем на основе кодирования «1 из 4» позволяет физическое представление ячеек (Hard IP-блоков ячеек) для работы с разрядом данной системы как с цельной единицей [7].

В первую очередь, необходимо определить набор простейших элементов, ячеек, которые работают с разрядностью. Выбор ячеек рассмотрен на примере простейшей схемы АЛУ. В АЛУ элементами, отвечающими за соблюдение разрядности, являются триггер, мультиплексор 2 в 1, одноразрядный сумматор.

В результате разработаны следующие элементы: одноразрядный сумматор «1 из 4», мультиплексор 2 в 1 на основе «1 из 4», триггер «1 из 4». В данном случае «1 из 4» означает, что каждым входом данных является четырехбитная шина.

Несмотря на заявление о помехозащищенности системы кодирования «1 из 4» с активным нулем [5], система имеет уязвимое место - тактовая цепь и цепь сброса/установки триггеров. Одним из способов защиты цепей тактового сигнала, сброса/установки является применение специальных схем буферов и инверторов с фильтрацией ложного импульса. При этом для распределения буферов и инверторов относительно количества триггеров необходимо придерживаться следующего правила: на каждую четверку триггеров (разряд системы кодирования) - по два элемента защиты: один - на тактовую цепь и один - на цепь сброса/установки.

Наличие триггера четверичного разряда как одной ячейки позволяет встроить в нее элементы, буфер и инвертор для защиты тактового сигнала и сигнала сброса. Триггер со встроенной защитой по тактовому сигналу способствует упрощению задачи построения тактового дерева и дерева сброса/установки в случае возникновения сбоя в цепях.

Использование четверичного триггера позволяет реализовать четверичный триггер с разрешением на считывание с применением clock gatting, что, в свою очередь, позволяет реализовать структуру с меньшей площадью и потреблением. Благодаря применению данного метода с учетом защитных инверторов или буферов блок более устойчив к сбоям, нет потери быстродействия.

Таким образом, элементы, реализующие четверичный разряд, позволяют упростить процесс проектирования и создать структуры с меньшей площадью и меньшим потреблением, без потери быстродействия.

Модификация маршрута проектирования схем на основе кодирования «1 и 4». С одной стороны, применение готовой четверичной ячейки разряда в случае проектирования топологии или структурного представления схемы дает возможность упростить и ускорить процесс проектирования. Но с другой - в случае синтеза схемы из поведенческого описания возникает проблема. Сложнофункциональные блоки, такие как ячейки разряда, просто не будут учитываться и использоваться в схеме после синтеза, так как системы синтеза построены следующим образом:

- проведен синтез в базисе примитивов типа 2-И-НЕ, 2-ИЛИ-НЕ, инвертор, триггер, мультиплексор и т.д.;

- полученная схема переведена в базис конкретной библиотеки;

- проведена оптимизация по площади, быстродействию, потребляемой мощности.

Для решения этой проблемы созданы программные решения, которые встраиваются в стандартный маршрут проектирования схем на этапе логического синтеза.

Первая программа служит для автоматизированного создания структурного представления блоков (netlist) сумматора, регистра, мультиплексора на четверичных ячейках с нужной разрядностью (простые параллельные структуры). Удобство ее применения в том, что разработчику нет необходимости описывать поведение подобных структур в случае их наличия в архитектуре проекта. Достаточно получить представление netlist нужных блоков и подключить их к схеме.

В случае проекта на поведенческом уровне реализовано следующее:

- разработаны функции (plus, minus, incr, decr, mux, invert, and_1to4, nand_1to4, or_1to4, nor_1to4, xor_1to4, xnor_1to4, shift_r, shift_l, bin_shr, bin_shl, zero) для упрощения процесса синтеза, моделирования и отладки;

- на языке Tcl написан специальный скрипт, позволяющий автоматизировать процесс замены четырех стандартных ячеек триггеров на одну четверичную;

- на языке Tcl написан специальный скрипт, позволяющий автоматизировать процесс замены четырех стандартных ячеек мультиплексора на одну четверичную.

Применение указанных программ на этапе синтеза позволяет модифицировать маршрут проектирования схем. Маршрут имеет следующие преимущества:

- за счет применения четверичных ячеек упрощается процесс проектирования и модифицируется схема по площади, потреблению, быстродействию;

- программные средства и дополнительные функции позволяют автоматизировать проектирование схем с применением четверичных ячеек разряда;

- благодаря автоматизации упрощается и ускоряется процесс проектирования.

Таким образом, применение модифицированного маршрута позволяет:

- упростить процесс реализации поведенческого описания схем на основе кодирования «1 из 4» с активным нулем;

- сократить время реализации и отладки поведенческого описания схем на основе кодирования «1 из 4» с активным нулем;

- создавать, изменять и использовать несколько представлений с разными архитектурами;

- использовать при синтезе сложные функциональные блоки и ячейки;

- ускорить и упростить процесс проектирования микропроцессоров или арифметических систем на основе кодирования «1 из 4» с активным нулем.

Работа выполнена при финансовой поддержке гранта Президента Российской Федерации по государственной поддержке ведущих научных школ (грант № НШ-1027.2014.8)

Литература

1. Шунков В.Е. Оптимизация параметров элементов интегральных микросхем для защиты от одиночных сбоев // Программные продукты и системы. - 2011. - № 4(96). - С. 24-26.

2. Ельчин И.С., Шагурин И.И., Осипенко П.Н., Василегин Б.В. Аппаратные средства введения помехоустойчивого кодирования для повышения отказоустойчивости СБИС оперативной памяти // Изв. вузов. Электроника. - 2006. - № 4. - С. 65-70.

3. Орлов Д.В., Фирсов А.С. Анализ информационной надежности помехозащищенных кодов, используемых в микропроцессорной обработке информации // Радиопромышленность. - 2012. - № 3. -С. 169-177.

4. Лосев В.В., Орлов Д.В. Арифметические алгоритмы системы кодирования 1 из 4 с активным нулем и оценка параметров быстродействия и занимаемой площади блока суммирования // Проблемы разработки перспективных микро- и наноэлектронных систем - 2012: сб. научных трудов Всерос. науч.-техн. конф. / Под общ. ред. А.Л. Стемпковского. - М.: ИППМ РАН, 2012. - С. 525 - 528.

5. Хетагуров Я.А. Надежный, защищенный экономичный микропроцессор недвоичного кодирования для вычислительных систем реального времени // Промышленные АСУ и контроллеры. - 2008. -№ 7. - С. 48-50.

6. Лосев В.В., Орлов Д.В. Оценка эффективности применения кодирования 1 из 4 с активным нулем для построения процессора с конкурентными характеристиками по потребляемой мощности, быстродействию и занимаемой площади // Закономерности и тенденции развития в современном обществе: сб. ст. Международной научно-практ. конф. (29-30 марта 2013 г.): Ч.1.- Уфа: РИЦ БашГУ, 2013. - С. 191-197.

7. Лосев В.В., Орлов Д.В. Разработка элементной базы системы кодирования 1 из 4 с четверичным представлением разряда числа // Фундаментальные проблемы науки: сб. ст. Международной научно-практ. конф. (27-28 сентября 2013 г.): Ч.2. - Уфа: РИЦ БашГУ, 2013. - С. 126 - 128.

Статья поступила 31 марта 2014 г.

Лосев Владимир Вячеславович - кандидат технических наук, доцент кафедры интегральной электроники и микросистем (ИЭМС) МИЭТ. Область научных интересов: проектирование систем на кристалле, проектирование и моделирование аналоговых блоков, топологическое проектирование и моделирование. E-mail: dsd@miee.ru

Чаплыгин Юрий Александрович - член-корреспондент РАН, доктор технических наук, профессор, заведующий кафедрой ИЭМС, ректор МИЭТ. Область научных интересов: микро- и наноэлектроника, микро- и наносистемная техника, нанотех-нология.

Орлов Денис Валентинович - аспирант кафедры ИЭМС МИЭТ. Область научных интересов: проектирование систем на кристалле, проектирование и моделирование цифровых блоков и схем, временной статический анализ.

Информация для читателей журнала «Известия высших учебных заведений. Электроника»

Вы можете оформить подписку на 2015 г. в редакции с любого номера. Стоимость одного номера - 1000 руб. (с учетом всех налогов и почтовых расходов).

Адрес редакции: 124498, Москва, Зеленоград, проезд 4806, д. 5, МИЭТ, комн. 7231.

Тел.: 8-499-734-62-05. E-mail: magazine@miee.ru http://www.miet.rU/structurc/s/894/e/l 2152/191

ч.