Формализация ограничений на пересечение множеств кубов при верификации Текст научной статьи по специальности «Математика»

Тезисы

ХУ1-й Международной научно-технической конференции “Интеллектуальные САПР-2001”

УДК 681.5

АХ. Зыков, О.Ф. Немолочнов, В.И. Поляков

ФОРМАЛИЗАЦИЯ ОГРАНИЧЕНИЙ НА ПЕРЕСЕЧЕНИЕ МНОЖЕСТВ КУБОВ ПРИ ВЕРИФИКАЦИИ

В работе описываются методы верификации моделей цифровых устройств, в частности метод пересечения множеств кубов с ограничениями на пересечение, который может быть формализован в зависимости от решаемой задачи анализа с помощью функции предиката.

Введение. Ош ибки, допущенные на ранних стадиях проектирования приводят к неоправданным затратам на их устранение при реализации проекта. Одной из задач проектирования устройств управления является задача верификации моделей разного уровня представления. Построение пересечений покрытий с теми или иными ограничениями на пересечения позволяет получать покрытия, являющиеся решением системы булевых уравнений, определяющие решение задач моделиро-, , , схемы в прямом и обратном направлении.

- .

анализе устройства управления (УУ) цифровых систем на основе конечного автомата строится функционально-логическая схема (ФЛС), которая и является основой для дальнейшего проектирования и решений задач анализа и синтеза. Функционально-логическая схема задаётся в виде описаний элементов схемы, комбинационных и триггерных, и связей между ними, т.е. фактически схемными списками. Функции задаются кубическими покрытиями. УУ в отличие от операционных уст, , -лей является сложной проблемой и актуальна при проектировании микропроцессо, , -вать задачу верификации применительно к ним, не исключая общности решений и для других схем. Соответствие между моделями может быть установлено путём перекрёстного моделирования на основе испытательных последовательностей, обеспечивающих прохождение путей на автомате и функционально-логической схеме. Другим решением вопроса является сопоставление графа переходов и состояний схемы и графа конечного автомата между собой.

Построение графа переходов схемы. Построение графа переходов осуществляется путём решения системы логических уравнений, заданных кубическими покрытиями С®, методом пересечения множеств кубов покрытий между собой. Процедура построения заканчивается, как только построено все множество пересечений при заданных ограничениях. Свойство замкнутости переходов является основным для любого УУ, которое всегда работает по замкнутому циклу. Первый

Материалы Международной конференции

“Интемектуальные САПР”

метод-пересечение каждого с каждым, с последующим выполнением операции поглощения кубов. Другой метод - пересечение с ограничениями. В соответствии с единым форматом схемы ФЕ = Ф( X, Z, Y, Y’ ), где X - независимые входы схемы, Y- сигналы обратной связи, определяющие исходное состояние схемы, Y’-сигналы обратной связи, определяющие последующее состояние схемы, и Z - выходные или внутренние значения комбинационных элементов (подсхем) схемы. Ограничения можно задавать как для любого поля вектора ФЕ, так и для любого сочетания полей и ограничений.

Y, -

нию графа переходов в прямом направлении. Положив начальные значения Y0=(xxx...x), вычисляем исходное состояние ФЛС. Полученное значение Y0 автоматически вносится в вектор ограничений az в поле Y и в дальнейшем Y0 является ограничением на выбор очередных кубов из покрытия C(f), т.е., если c^az=0, то данный куб из перебора исключается, если c naz^0, то куб с участвует в операции пересечения и полученное решение Yk вносится в поле Y вектора ограниче-.

Построенный граф переходов ФЛС позволяет формализовать моделирование, верификацию и построение различных испытательных последовательностей путем направленного перебора по вершинам и дугам графа. Формализация ограничения в виде функции запрета задается в виде специального предиката.

УДК 681.3

Andrei Zinchenko and Alexander Marchenko

ON CIRCUIT PARTITIONING FOR PHYSICAL DESIGN OF CMOS STANDARD CELLS

As circuit size of CMOS standard cells is constantly growing and nowadays reaches hundreds of transistors, the hierarchical top-down techniques may be successfully applied for automatic layout synthesis of such cells. Therefore the circuit partitioning becomes an important task of an automated layout synthesis flow for standard cells.

Circuit partitioning itself is the well known task and there are lots of data representation models and algorithms applied on them to achieve better circuit partitioning results . A hypergraph-based circuit representation model seems to be the most widely used for such task. The mapping of circuit to hypergraph is usually straightforward - each net is represented as hyperedge and components are represented as vertices. There are several K-way partitioning algorithms and heuristics capable to produce good hypergraph partitioning results for given K ,. There are some software packages combining the best known approaches and producing very good hypergraph partitioning results. The hMe-TiS package is one of them .

Unfortunately the hypergraph K-way partitioning task does not completely reflect the nature of mentioned circuit partitioning problem since it uses only data about circuit topology. Many layout specific properties and constraints which are very important for standard cell layout design can not directly fit into that model. In these conditions even optimal hypergraph partitioning may happen to be useless for specified task.

We propose the heuristic on mapping the circuit to a hypergraph in such way that any reasonably good K-way partitioning of that would lead to acceptable physical hierarchy of the circuit thus anticipating successful hierarchical layout design of the stan-