CC BY
48
Раздел IV. Вычислительная техника и электроника
УДК 621.3.049.771.14
С.В. Гаврилов, Д.И. Рыжова, А.Л. Стемпковский
МАРШРУТ ЛОГИКО-ТОПОЛОГИЧЕСКОГО СИНТЕЗА КОМБИНАЦИОННЫХ СХЕМ ДЛЯ КМОП ТЕХНОЛОГИЙ С ТРЕХМЕРНЫМ ЗАТВОРОМ ТРАНЗИСТОРА
С уменьшением технологических размеров базовых элементов возрастает влияние негативных короткоканальных эффектов в транзисторах и, как следствие, деградация электрических параметров транзисторов становится все более ощутимой. Это, в свою очередь, приводит к необходимости разработки альтернативных технологических решений, которые лучше масштабируются и совместимы с производственным процессом КМОП технологии. Одним из перспективных подходов в этой области является синтез топологии КМОП схем с технологией трехмерного затвора транзистора (FinFET). Преимуществами этой технологии являются низкая чувствительность к эффектам короткого канала транзистора и низкие подпороговые утечки. На сегодняшний день отсутствуют средства САПР для полностью автоматического синтеза топологии схем на основе FinFET структур, так как при переходе к технологиям 22 нм и ниже значительно увеличивается число конструкторско-технологических правил и ограничений. Переход к использованию регулярных структур в нижних слоях топологии позволяет решить проблемы возрастающего числа проектных норм для технологий 22 нм и ниже. В работах компании Intel для соблюдения требований регулярности в системах автоматизированного проектирования заказных микросхем предлагается подход к проектированию регулярных топологических структур с использованием конструкции специального типа - так называемого транзисторного шаблона. Данная работа представляет собой дальнейшее развитие идеи использования регулярности топологических структур в системах автоматизированного проектирования заказных микросхем. Отличительная особенность предлагаемого подхода состоит в независимом синтезе pull-up и pull-down цепей с использованием графа вложенности последовательно-параллельных структур (SP-граф). Это обеспечивает дополнительные степени свободы для достижения требуемых значений характеристик схемы по площади, быстродействию и потребляемой мощности по сравнению со стандартными подходами на основе предопределенных библиотек элементов. В данной работе также предложен маршрут автоматизации проектирования библиотечных элементов и блоков для КМОП технологий с трехмерным затвором транзистора, позволяющий минимизировать площадь конечной топологии с сохранением нужной точности задержек.
SP-граф; сложно-функциональный блок (СФ-блок); FinFET транзисторы (транзисторы с трехмерной структурой в форме плавника); КМОП технология.
S.V. Gavrilov, D.I. Ryzhova, A.L. Stempkovskiy
THE FLOW OF THE LOGICAL AND PHYSICAL SYNTHESIS OF COMBINATIONAL CIRCUITS FOR CMOS TECHNOLOGY WITH 3D STRUCTURE OF THE TRANSISTOR
With a decrease in the technological size of the basic elements, the negative impact of short-channel effects in the transistor increases and the electrical transistors parameters of degradation becomes more noticeable. This leads to the development of alternative technical solutions, it can be scaled and it is compatible with CMOS manufacturing process. One of the most perspective approaches in this area is the synthesis of the CMOS circuits layout with three-dimensional tran-
sistor gate technology (FinFET, Fin Field Effect Transistor). The advantages of this technology are the low sensitivity to the short-channel effects in the transistor and a low subthreshold leakage. Today the CAD tools for fully automated synthesis of circuit layout based on FinFET structures are absent, as the number of design rules and constraints on technology 22 nm and below is significantly increased. We use regular structures in the lower layers of the layout. It allows us to solve the problem of the increasing number of design rules for 22 nm technology and below. In the Intel company an approach to the design of regular topological structures using a special constraction (so-called transistor pattern) for compliance with the requirements of regularity in the computer-aided desing (CAD) systems is proposed. This work represents a further development of the idea of use the regularity of topological structures in CAD systems for ASIC design. A distinctive feature of the proposed approach is the independent synthesis ofpull-up and pull-down chains using nesting graph of series-parallel structures (SP-graph). It provides an additional degree of freedom to achieve desired values of the area, performance and power consumption of circuit compared to standard approaches based on pre-defined library of elements. In this paper, the design automation flow for CMOS technology with 3D structure of the transistor is proposed. This flow allows to obtain the required accuracy of delays and minimize the final layout area.
SP-DAG (serial-parallel directed acyclic graph); CAD (computer-aided design); IP-block; FinFET transistor; CMOS technology.
Введение. Темпы развития производства интегральных схем (ИС) за последние несколько лет начали опережать прогнозы, которые были сделаны в конце прошлого века и нашли выражение в так называемом законе Мура [1]. При переходе к технологическим нормам менее 100 нм стало очевидно, что дальнейшее следование закону Мура невозможно без привлечения новых технологических решений. Развитие технологий производства ИС связано с задачей постоянного уменьшения геометрических параметров транзисторов, которая до недавних времен решалась с помощью технологических методов масштабирования планарных транзисторов. Однако с уменьшением технологических размеров базовых элементов усиливаются негативные коротко-канальные эффекты [2-4] и, как следствие, деградация электрических параметров транзисторов становится все более ощутимой. Указанная проблема приводит необходимости разработки перспективных решений, таких как КМОП технология с трехмерным затвором транзистора. В зарубежной литературе используется термин FinFET (Fin Field Effect Transistor, транзистор с трехмерной структурой в форме плавника). Экспериментальные результаты показывают, что FinFET транзисторы демонстрируют существенные преимущества с точки зрения скорости, эффективности и потребления мощности в нанометровом режиме [5].
Весной 2012 года компания Intel выпустила на рынок микропроцессоры с применением FinFET технологии, которые были изготовлены по технологическим нормам 22 нм [6]. В настоящее время ведущие производители СБИС активно используют техпроцессы с размерами транзисторов 16 нм и ниже. САПР Synopsys, Cadence и Mentor Graphics уже поддерживают проектирование перспективных технологий с вертикальным затвором транзистора.
Для современных технологических процессов технологические нормы и правила проектирования значительно усложнились из-за увеличения степени интеграции микроэлектронных систем и уменьшения технологических размеров базовых элементов. Количество технологических правил и ограничений для технологий 28 нм и ниже составляет несколько тысяч ограничений, для FinFET технологии их количество еще больше в силу использования новых технологических решений, таких как метод двойного формирования рисунка (double patterning), формирование рисунка со спейсерами (spacer patterning) и т.д.
Использование регулярных структур в некоторых слоях топологии позволяет в определенной степени решить проблемы возрастающего числа норм проектирования. Кроме того, разработка топологии базовых элементов с регулярными структурами в слоях поликремния и диффузии дает возможность значительно упростить и ускорить проверку правил проектирования во время разработки общего вида топологии.
Многие передовые компании все больше внимания уделяют развитию методов проектирования регулярных структур. Например, компания Intel предлагает метод проектирования регулярных топологических структур на основе так называемых транзисторных шаблонов, которые являются промежуточными конструкциями между транзистором и стандартной ячейкой [7]. Однако такая конструкция использует не все возможности КМОП технологии с трехмерным затвором транзистора и не является самой оптимальной по площади. Стоит отметить, что новые технологические решения современных производителей позволяют формировать регулярные структуры эффективнее, сохраняя при этом сравнительно больше степеней свободы, и тем самым уменьшают площадь конечной топологии.
Для решения указанных проблем были разработаны новые методы и алгоритмы, обеспечивающие согласованное решение проблем логического и топологического синтеза схемы на логико-временном уровне анализа и позволяющие предварительно оценить характеристики библиотечных элементов и блоков.
1. Метод разработки топологии регулярных структур на основе выбора топологического шаблона и технологии режущих слоев. В данной работе в качестве альтернативы стандартным ячейкам и отдельным транзисторам [8] вводится функциональный элемент специального типа. Данные логические элементы строятся на основе произвольного фрагмента регулярной топологии. Такая конструкция состоит из транзисторов, относительное расположение которых известно на этапе логического синтеза, что упрощает этап физического синтеза по сравнению с подходами на отдельных транзисторах.
Для FinFET технологии с трехмерным затвором транзистора требуется однородность и регулярность в нижних слоях поликремния и диффузии для реализации транзисторов. К регулярным слоям диффузии обычно относятся сильнолегированные области p+ или n+ типа, равномерно расположенные слои поликремния для затворов транзисторов и межслойные переходы (рис. 1).
■ Ш
им HI M
11В м in ¡Ml 5
1-1 HI ¡■I
■ ■■ММ 1 мна 1 ■■■■
ж 131 iii ■■■
m 111 HI ISI
111 «I ;MI
ИВ Г " ш
Рис. 1. Двухвходовой И-НЕ на основе топологического шаблона TG-FinFET 16нм
В качестве общего вида регулярной топологии рассматривается структура с выровненными полосами сильнолегированных областей p+ или п+ типа, фиксированной ширины и с периодически меняющимися длинными и короткими затворами. Длинный затвор одновременно управляет p и п транзисторами, в то время как короткий затвор управляет только одним транзистором. Получающиеся таким образом
последовательно соединенные транзисторы формируют ряды; каждый ряд имеет инвертированный порядок p+ и n+ полос по отношению к соседнему ряду, чтобы использовать общий проводник питания для двух соседних полос одного типа.
Базовый шаблон регулярной топологии состоит из двух функциональных затворов, двух изолирующих затворов для верхней цепи из p-канальных транзисторов (далее PU - pull-up) и двух изолирующих затворов для нижней цепи из n-канальных транзисторов (далее PD - pull-down). После каждой пары входов, подключенных к функциональным затворам, будет стоять изолирующий затвор (темно серые затворы на рис. 2). Изолирующие затворы для p-канальных транзисторов сверху подключены к питанию, а для n-канальных транзисторов снизу к земле. Следует отметить, что для выбранного шаблона топологии контакты к изолирующим затворам не будут влиять на высоту конструкции так как, в отличии от контактов к коротким функциональным затворам, эти контакты ставятся непосредственно под шинами питания.
Рис. 2. Шаблон регулярной топологии
Одним из преимуществ предложенного топологического шаблона является отличная совместимость с комплементарными конструкциями, которые легко можно представить с помощью логических операций конъюнкции и дизъюнкции при построении графовой модели базовых блоков [9-13].
Также одним из эффективных методов формирования топологии FinFET структур является подход на основе режущих слоев (cut layers). В данной работе был разработан метод синтеза регулярной топологии с внедрением особого PCUT слоя - аналога режущего слоя, который применяется лидирующими производителями (например, компания TSMC). PCUT слой позволяет регулировать длину затвора и тем самым синтезировать топологию любой схемы без выбора топологического шаблона (рис. 3).
Рис. 3. Пример использования режущего слоя
По сравнению с использованием регулярных шаблонов без РСиТ слоя, этот метод позволяет эффективнее размещать функциональные блоки, сокращать число изолирующих затворов и площадь за счет общих областей диффузии (рис. 4). Основным недостатком данного подхода является то, что не все технологические процессы поддерживают технологию режущих слоев.
Рис. 4. Ячейка И-ИЛИ-НЕ21 (слева направо): синтез регулярной структуры на топологическом шаблоне, синтез с применением PCUT слоя
2. Разработка теоретико-графовой модели логического элемента для логико-топологического синтеза. Как уже было отмечено, регулярность структуры не только упрощает верификацию топологии, но и позволяет с помощью особых теоретико-графовых моделей получать согласованное решение проблем синтеза схемы и топологии на логико-временном уровне анализа. Особенность данного подхода заключается в независимом синтезе pull-up и pulldown цепей с использованием графа вложенности последовательно-параллельных структур (SP-DAG) [14-17]. В данной статье предложена модификация SP-графа, которая кроме описания логики схемы [18-20] также представляет модель ее транзисторного описания на уровне топологии (рис. 5).
Рис. 5. Набор функций для описания топологической структуры: а - дизъюнкция в направлении N б - дизъюнкция в направлении М; в - конъюнкция в направлении N г - конъюнкция в направлении М
Выходы цифровой схемы обозначаются как корневые вершины SP-графа, входы - это его листья. Вся схема представлена как совокупность двух поддеревьев путей, которые соответствуют установке значений логической единицы и логи-
ческого нуля на выходе. Листья графа представляют собой затворы Р (обозначены с отрицанием) и N (обозначены без отрицания) транзисторов. При этом SP-графы для нижней цепи PD и верхней цепи PU транзисторов описываются отдельно.
Задача описания функций на уровне топологии усложняется требованием взаимной однозначности между топологией и графовым деревом. Для обеспечения такой однозначности выбирается направление размещения транзисторов внутри топологии -слева направо или справа налево. Так, функция конъюнкции разделяется на конъюнкцию направо или налево, функция дизъюнкции - на дизъюнкцию направо или налево.
Предлагается выбрать одно нормальное направление и противоположное ему направление. Так, если порядок транзисторов в топологии соответствует выбранному направлению, то к оператору добавляется значок N (normal), если порядок противоположный, то M (mirror). Кроме выбора направления размещения транзисторов в последовательно-параллельных соединениях, выбирается ориентация каждого отдельного транзистора. В качестве нормального считается направление от истока к стоку. Каждый вход в описании индексируется латинскими буквами N, M. В данной работе такую модификацию SP-графа предлагается называть SP-NM-графом.
В качестве примера с помощью функций &N, &M, +N, +M и ~ можно синтезировать топологию ячейки И-ИЛИ-НЕ21. Алгоритм синтеза топологии с FinFET технологией на основе теоретико-графовой модели включает следующие шаги:
1) Формирование формулы функции:
f = {A&B) + C.
2) Описание функции для PU и PD частей в виде SP-DAG (рис. 6). На этом этапе решается, в какой последовательности по направлению от земли/питания будут стоять функциональные затворы, которые подключены к соответствующим входам (аргументам функций).
PD:f = \U+A)&B)+C
PU: / "fpl + 3)&С
%
&
[ ♦) \ \ (♦] (£) (£) (£) СУ С^) (£}
а б
Рис. 6. БР-БАО для схемы И-ИЛИ-НЕ21: а - для цепи питания; б - для цепи земли
3) Выбор направления размещения или направления функций (рис. 7). т г = ((Л[+.„]Л)[+.у]в) [&*]£ РЭ: г = (м[+„]-о[а„]в)[+лс
а б
Рис. 7. Аннотация вершин логических функций графа: а - для цепи питания;
б - для цепи земли
4) Выбор направления каждого транзистора (рис. 8).
PU: / = ((/i.v[+.v]^«)[+.v]S,v) [&.v)i.v PD f = ((Avt+^vH&.vlB.vM+.vlC*
а б
Рис. 8. Полная аннотация графа: а - для цепи питания; б - для цепи земли
5) Получение топологии из графа (рис. 9).
а б
Рис. 9. Топология ячейки И-ИЛИ-НЕ21 на основе топологического шаблона без режущих слоев (а) и с PCUT слоем (б)
3. Маршрут автоматизации проектирования библиотечных элементов и блоков для КМОП технологий с трехмерным затвором транзистора. Разработанный маршрут проектирования схем на основе логико-топологического синтеза библиотечных элементов и блоков включает следующие этапы:
1) Формирование графовой модели схемы (SP-DAG) из логического или транзисторного описания схемы.
2) Формирование SP-NM-графа из SP-DAG с учетом топологического описания схемы на транзисторном уровне.
3) Логико-топологический синтез базовых элементов - построение топологии с помощью теоретико-графовой модели и выбранного метода формирования топологии. Данный этап включает размещение транзисторов из SP-NM-графа и трассировку внутренних соединений.
4) Характеризация синтезированных блоков - SPICE моделирование всех блоков, составляющих исходную схему.
5) Физический синтез схемы - трассировка внутренних соединений и формирование конечной топологии схемы.
Маршрут включает этапы логического и физического синтеза, без этапов системного и функционального проектирования.
4. Результаты численных экспериментов. Разработанный маршрут был интегрирован в САПР Cadence и протестирован на наборе тестовых схем ISCAS85 с использованием одной из новейших FinFET технологий с проектной нормой 16 нм. По результатам исследования был проведен сравнительный анализ занимаемой площади схем, спроектированных по маршруту на стандартных ячейках и по маршруту формирования регулярных структур на основе транзисторных шаблонов с режущими PCUT слоями и без. Анализ показал, что разработанные методы позволяют сократить площадь элемента до 23 % (табл. 1, 2).
Таблица 1
Сравнительный анализ занимаемой площади схем, спроектированных по маршруту на основе стандартных ячеек и по маршруту формирования регулярных структур на основе транзисторных шаблонов без РСиТ слоев
Схема Традиционный маршрут (площадь ц2) Предложенный маршрут (площадь ц2) Выигрыш по площади (%)
c17 2.281 2.84256 -24.6
c432 42.561 40.88448 3.9
c499 91.446 79.10784 13.5
c1355 87.765 78.7752 10.2
c1908 92.483 81.92016 11.4
c2670 126.852 110.13408 13.2
Таблица 2
Сравнительный анализ занимаемой площади схем, спроектированных по маршруту на основе стандартных ячеек и по маршруту формирования регулярных структур на основе транзисторных шаблонов с PCUT слоями
Схема Традиционный маршрут (площадь ц2) Предложенный маршрут (площадь ц2) Выигрыш по площади (%)
c17 2.281 2.35872 11.4
c432 42.561 32.81472 22.9
c499 91.446 70.32096 23.1
c1355 87.765 69.15456 21.2
c1908 92.483 72.65376 21.4
c2670 126.852 97.848 22.9
Также было проведено сравнение синтезированных библиотечных элементов со стандартными ячейками, которые обладают аналогичной функциональностью и электрическими характеристиками. Сравнение показало, что предложенные методы логико-топологического синтеза позволяют сократить площадь блока от 5 до 15 % по сравнению со стандартными ячейками.
Заключение. Результаты проведенных экспериментов логико-топологического синтеза библиотечных элементов и блоков показали, что применение разработанных в данной работе методов формирования топологии базовых элементов для КМОП технологий с трехмерным затвором транзистора позволяет уменьшить площадь конечной топологии на 10-23 % по сравнению с традиционным маршрутом на основе производственной библиотеки стандартных ячеек.
БИБЛИОГРАФИЧЕСКИЙ СПИСОК
1. Moore G.E. No Exponential is Forever: But "Forever" Can Be Delayed! // Digest of Technical Papers of IEEE International Solid-State Circuits Conference. - 2003. - P. 20-23.
2. Natori K. Ballistic metal-oxide-semiconductor field effect transistor // Journal of Applied Physics. - 1994. - Vol. 76, No. 8. - P. 4879-4890.
3. Гаврилов С.В., Иванова Г.А. Анализ быстродействия сложных цифровых схем с учетом неопределенности технологических и схемных параметров // Вестник Рязанского государственного радиотехнического университета. - 2015. - Вып. 53. - С. 29-35.
4. Гаврилов С.В., Гудкова О.Н. Логико-временной анализ надежности цифровых СБИС с учетом эффектов деградации NBTI и HCI // III Всероссийская научно-техническая конференция "Проблемы разработки перспективных микроэлектронных систем - 2008": сб. научн. тр. / под общей ред. А.Л. Стемпковского. - М.: ИППМ РАН, 2008. - С. 30-35.
5. FinFET: The Promises and the Challenges // Synopsys, Inc. - Режим доступа: https://www.synopsys.com/COMPANY/PUBLICATIONS/SYNOPSYSINSIGHT/Pages/Art2-finfet-challenges-ip-IssQ3-12.aspx.
6. 3D, 22 nm: New Technology Delivers An Unprecedented Combination of Performance and Power Efficiency // Intel corporation. - Режим доступа: http://www.intel.com/content/www/us/ en/silicon-innovations/intel-22nmtechnology.html.
7. Талалай М.С., Трушин К.В., Венгер О.В. Логический синтез комбинационных схем на основе транзисторных шаблонов с регулярной топологией // Информационные технологии. - 2011. - № 4 (176). - С. 2-7.
8. Michael J.S. Smith Application-Specific Integrated Circuits // VLSI Design Series. - 1997.
9. Гаврилов С.В., Иванова Г.А., Стемпковский А.Л. Теоретико-графовая модель сложно-функциональных блоков для КМОП технологий с трехмерной структурой транзистора // Известия ЮФУ. Технические науки. - 2014. - № 7 (156). - C. 58-66.
10. Гаврилов С.В., Иванова Г.А., Манукян А.А. Новые проблемы логико-топологического синтеза заказных сложно-функциональных блоков и методы их решения // Информационные технологии. - 2014. - № 8. - С. 44-50.
11. Гаврилов С.В., Иванова Г.А., Манукян А.А. Методы проектирования заказных сложно-функциональных блоков в базисе элементов с регулярной топологической структурой в слоях поликремния и диффузии // VI Всероссийская научно-техническая конференция "Проблемы разработки перспективных микро- и наноэлектронных систем - 2014": Сборник трудов / под общ. ред. академика РАН А.Л. Стемпковского. - М.: ИППМ РАН, 2014. Ч. I. - С. 161-166.
12. Гаврилов С.В., Иванова Г.А., Щелоков А.Н. Методы логико-топологического синтеза библиотечных элементов для КМОП технологий с трехмерной структурой транзистора // Труды Международного конгресса по интеллектуальным системам и информационным технологиям - 2014, "IS&IT'14". - С. 98-102.
13. Гаврилов С.В., Иванова Г.А., Волобуев П.С. Актуальные проблемы автоматизации логико-топологического проектирования библиотечных элементов и блоков СБИС для на-нометровых технологий // Вестник Рязанского государственного радиотехнического университета. - 2014. - № 4. - Вып. 50. Ч. 1. - С. 69-77.
14. Bryant R.E. Graph-Based Algorithms for Boolean Function Manipulation // IEEE Trans. on Computers. - 1986. - P. 677-691.
15. Гаврилов С.В., Глебов А.Л., Стемпковский А.Л. Методы логического и логико-временного анализа цифровых КМОП СБИС. - M.: Наука, 2007. - 220 c.
16. Стемпковский А.Л., Гаврилов С.В., Каграманян Э.Р. Методы логико-временного анализа заказных блоков СБИС // Известия ВУЗов. Электроника. - 2008. - № 5. - С. 41-50.
17. Гаврилов С.В., Глебов А.Л. BDD-based circuit level structural optimization for digital CMOS // 1-st Intern. Workshop "Multi-Architecture Low Power Design". - Moscow, 1999. - P. 45-49.
18. Гаврилов С.В., Гудкова О.Н., Щелоков А.Н. Логико-временной анализ нанометровых схем на основе интервального подхода // Известия ЮФУ. Технические науки. - 2012.
- № 7 (132). - С. 85-91.
19. Гаврилов С.В., Иванова Г.А., Рыжова Д.И. Интервальная модель задержек КМОП вентиля // IV Международная научно-практическая конференция «Отечественная наука в эпоху изменений: постулаты прошлого и теории нового времени». - 2014. - № 4. Ч. 4. - С. 17-20.
20. Гаврилов С.В., Пирютина Г.А., Щелоков А.Н. Статический временной анализ КМОП-схем с учетом дестабилизирующих факторов // Известия ЮФУ. Технические науки.
- 2013. - № 7 (144). - С. 65-70.
RETERENCES
1. Moore G.E. No Exponential is Forever: But "Forever" Can Be Delayed!, Digest of Technical Papers of IEEE International Solid-State Circuits Conference, 2003, pp. 20-23.
2. Natori K. Ballistic metal-oxide-semiconductor field effect transistor, Journal of Applied Physics, 1994, Vol. 76, No. 8, pp. 4879-4890.
3. Gavrilov S.V., Ivanova G.A. Analiz bystrodeystviya slozhnykh tsifrovykh skhem s uchetom neopredelennosti tekhnologicheskikh i skhemnykh parametrov [Analysis of the performance of complex digital circuits with the uncertainty of the technological scheme and parameters], Vestnik Ryazanskogo gosu-darstvennogo radiotekhnicheskogo universiteta [Bulletin of Ryazan state Radiotechnical University], 2015, Issue 53, pp. 29-35.
4. Gavrilov S.V., Gudkova O.N. Logiko-vremennoy analiz nadezhnosti tsifrovykh SBIS s uchetom effektov degradatsii NBTI i HCI [Logical-time reliability analysis of digital VLSI taking into account the effects of NBTI and HCI degradation], III Vserossiyskaya nauchno-tekhnicheskaya konferentsiya "Problemy razrabotki perspektivnykh mikroelektronnykh sistem
- 2008": sb. nauchn. tr. [III all-Russian scientific-technical conference "problems of development of perspective micro-and nanoelectronic systems - 2008": collection of scientific works], under ed. A.L. Stempkovskogo. Moscow: IPPM RAN, 2008, pp. 30-35.
5. FinFET: The Promises and the Challenges, Synopsys, Inc. Available at: https://www.synopsys.com/COMPANY/PUBLICATIONS/SYNOPSYSINSIGHT/Pages/Art2-finfet-challenges-ip-IssQ3-12.aspx.
6. 3D, 22 nm: New Technology Delivers An Unprecedented Combination of Performance and Power Efficiency, Intel corporation. Available at: http://www.intel.com/content/www/us/ en/silicon-innovations/intel-22nmtechnology.html.
7. Talalay M.S., Trushin K.V., Venger O.V. Logicheskiy sintez kombinatsionnykh skhem na osnove tranzistornykh shablonov s regulyarnoy topologiey [Logic synthesis for combinational circuits based on transistor patterns with regular topology], Informatsionnye tekhnologii [Information Technology], 2011, No. 4 (176), pp. 2-7.
8. Michael J.S. Smith Application-Specific Integrated Circuits, VLSI Design Series, 1997.
9. Gavrilov S.V., Ivanova G.A., Stempkovskiy A.L. Teoretiko-grafovaya model' slozhno-funktsional'nykh blokov dlya KMOP tekhnologiy s trekhmernoy strukturoy tranzistora [Theoretical-graph model of ip-blocks for cmos technology with 3d structure of the transistor], Izvestiya YuFU. Tekhnicheskie nauki [Izvestiya SFedU. Engineering Sciences], 2014, No. 7 (156), pp. 58-66.
10. Gavrilov S.V., Ivanova G.A., Manukyan A.A. Novye problemy logiko-topologicheskogo sinteza zakaznykh slozhno-funktsional'nykh blokov i metody ikh resheniya [New problems of the logical-topological synthesis of custom-blocks and methods of their solution], Informatsionnye tekhnologii [Information Technologies], 2014, No. 8, pp. 44-50.
11. Gavrilov S.V., Ivanova G.A., Manukyan A.A. Metody proektirovaniya zakaznykh slozhno-funktsional'nykh blokov v bazise elementov s regulyarnoy topologicheskoy strukturoy v sloyakh polikremniya i diffuzii [Methods design of custom hard-function blocks in the basis elements with a regular topological structure in layers of polysilicon and diffusion], VI Vserossiyskaya nauchno-tekhnicheskaya konferentsiya "Problemy razrabotki perspektivnykh mikro- i nanoelektronnykh sistem - 2014": Sbornik trudov [VI all-Russian scientific-technical conference "problems of development of perspective micro - and nanoelectronic systems -2014": the Collection of proceedings], under ed. A.L. Stempkovskogo. Moscow: IPPM RAN, 2014. Part I, pp. 161-166.
12. Gavrilov S.V., Ivanova G.A., Shchelokov A.N. Metody logiko-topologicheskogo sinteza bibliotechnykh elementov dlya KMOP tekhnologiy s trekhmernoy strukturoy tranzistora [Methods of logic-layout synthesis library cells for CMOS technology with three-dimensional transistor structures], Trudy Mezhdunarodnogo kongressa po intellektual'nym sistemam i informatsionnym tekhnologiyam - 2014, "IS&IT'14" [Proceedings of International Congress on intellectual systems and information technologies - 2014, "IS&IT'14"], pp. 98-102.
13. Gavrilov S.V., Ivanova G.A., Volobuev P.S. Aktual'nye problemy avtomatizatsii logiko-topologicheskogo proektirovaniya bibliotechnykh elementov i blokov SBIS dlya nanometrovykh tekhnologiy [Actual problems of automation of logical and topological design of library items and blocks for nanometer VLSI technologies], Vestnik Ryazanskogo gosudarstvennogo radiotekhnicheskogo universiteta [Bulletin of Ryazan state Radiotechnical University], 2014, No. 4, Issue 50. Part 1, pp. 69-77.
14. Bryant R.E. Graph-Based Algorithms for Boolean Function Manipulation, IEEE Trans. on Computers, 1986, pp. 677-691.
15. Gavrilov S.V., Glebov A.L., Stempkovskiy A.L. Metody logicheskogo i logiko-vremennogo analiza tsifrovykh KMOP SBIS [Methods of logical and logical-time analysis of digital CMOS VLSI]. Moscow: Nauka, 2007, 220 p.
16. Stempkovskiy A.L., Gavrilov S.V., Kagramanyan E.R. Metody logiko-vremennogo analiza zakaznykh blokov SBIS [Methods of logic-temporal analysis of a custom VLSI blocks], Izvestiya VUZov. Elektronika [Izvestiya vysshikh uchednykh zavedenii. Elektronika], 2008, No. 5, pp. 41-50.
17. Gavrilov S.V., Glebov A.L. BDD-based circuit level structural optimization for digital CMOS, 1-st Intern. Workshop "Multi-Architecture Low Power Design". Moscow, 1999, pp. 45-49.
18. Gavrilov S.V., Gudkova O.N., Shchelokov A.N. Logiko-vremennoy analiz nanometrovykh skhem na osnove interval'nogo podkhoda [Logic timing nanometer circuits analysis using interval approach], Izvestiya YuFU. Tekhnicheskie nauki [Izvestiya SFedU. Engineering Sciences], 2012, No. 7 (132), pp. 85-91.
19. Gavrilov S.V., Ivanova G.A., Ryzhova D.I. Interval'naya model' zaderzhek KMOP ventilya [Interval delay model of a CMOS gate], IV Mezhdunarodnaya nauchno-prakticheskaya konferentsiya «Otechestvennaya nauka v epokhu izmeneniy: postulaty proshlogo i teorii novogo vremeni» [IV international scientific-practical conference "Domestic science in the era of changes: postulates of the past and the new theory of time"], 2014, No. 4. Part 4, pp. 17-20.
20. Gavrilov S.V., Piryutina G.A., Shchelokov A.N. Staticheskiy vremennoy analiz KMOP-skhem s uchetom destabiliziruyushchikh faktorov [Cmos circuit static timing analysis accounting for destabilizing factors], Izvestiya YuFU. Tekhnicheskie nauki [Izvestiya SFedU. Engineering Sciences], 2013, No. 7 (144), pp. 65-70.
Статью рекомендовал к опубликованию д.т.н., профессор Ю.Ф. Адамов.
Гаврилов Сергей Витальевич - Институт проблем проектирования в микроэлектронике РАН (ИППМ РАН); e-mail: [email protected]; 124365, Москва, Зеленоград, ул. Советская, 3; тел.: +74997299890; отдел автоматизации проектирования цифровых схем, зав. отделом; д.т.н.; профессор.
Рыжова Дарья Игоревна - e-mail: [email protected]; отдел автоматизации проектирования цифровых схем; м.н.с.
Стемпковский Александр Леонидович - e-mail: [email protected]; директор; д.т.н.; профессор; академик РАН.
Gavrilov Sergey Vitalievich - Institute for design problems in microelectronics of Russian Academy of Science (IPPM RAS); е-mail: [email protected]; 3, Sovetskaya street, Zelenograd, Moscow, 124365, Russia; р^м: +74997299890; the department of digital circuits design automation; head of department; dr. of eng. sc.; professor.
Ryzhova Daria Igorevna - е-mail: [email protected]; the department of digital circuits design automation; junior research scientist.
Stempkovskiy Aleksandr Leonidovich - e-mail: stal09@ippm; ru; dr. of eng. sc.; professor; director; academician of RAS.
