АРХИТЕКТУРА КАНАЛЬНОГО КОДИРОВАНИЯ НА ОСНОВЕ ПЛИС ДЛЯ 5G БЕСПРОВОДНОЙ СЕТИ С ИСПОЛЬЗОВАНИЕМ ВЫСОКОУРОВНЕВОГО СИНТЕЗА Текст научной статьи по специальности «Компьютерные и информационные науки»

Радиотехника и связь

УДК 621.3.049.77

АРХИТЕКТУРА КАНАЛЬНОГО КОДИРОВАНИЯ НА ОСНОВЕ ПЛИС ДЛЯ 5G БЕСПРОВОДНОЙ СЕТИ С ИСПОЛЬЗОВАНИЕМ ВЫСОКОУРОВНЕВОГО

СИНТЕЗА

© 2018 М.В. Хорошайлова Воронежский государственный технический университет, г. Воронеж, Россия

Аннотация: в данной статье предложены стратегии для достижения высокопроизводительной архитектуры ПЛИС для квазициклических кодов четности с низкой плотностью (QC-LDPC), основанных на построении идентичной матрицы circulant-1. Разбирая операцию обработки узлов в алгоритме аппроксимации минимальной суммы (min-sum), достигаем конвейерной обработки в последовательности многоуровневого декодирования без использования дополнительных аппаратных ресурсов. Компиляция высокого уровня синтеза используется для проектирования и разработки архитектуры на аппаратной платформе ПЛИС. Для проверки этой архитектуры на Xilinx Kintex-7 FPGA реализован декодер 608 Мбит / с, совместимый с IEEE 802.11n, с использованием компилятора LabVEW FPGA в LabVIEW Communication System Design Suite. Масштабируемость архитектуры была использована для создания декодера 2,48 Гбит / с на одном ПЛИС Xilinx Kintex-7. Кроме того, представлено быстрое прототипированное экспериментирование гибридной системы автоматического повторного запроса, совместимое с IEEE 802.16, на основе разработанной эффективной архитектуры декодера. Несмотря на смешанный характер обработки данных - обработка цифрового сигнала и машины конечного состояния - компилятор LabVIEWFPGA значительно сократил время, чтобы исследовать пространство системных параметров и оптимизировать его с точки зрения производительности ошибок и использования ресурсов. Достигнуто 4-кратное повышение пропускной способности системы по сравнению с реализацией на основе центрального процессора (ЦП), чтобы измерить эффективность ошибок в системе над большими реалистичными наборами данных, используя ускоренное имитационное моделирование при отношении Eb / N0 = 5,5 дБ. Кроме того, достигается значительное сокращение аппаратного обеспечения

Ключевые слова: квазициклический LDPC-декодер, пропускная способность, алгоритм min-sum, архитектура декодера, ПЛИС

Введение

Канальное кодирование имеет решающее значение для достижения хорошей производительности в системе связи. Коды с низкой пропускной способностью, такие как турбокоды [1, 2] и низкоплотностные коды (LDPC) [3], как правило, требуют кодирование с высокой степенью сложности. Сегодня усилия по стандартизации к реализации 5G сотовых систем уже начались [4]. Обсуждается пригодность конкретной схемы кодирования канала, и для системной реализации размера 5G естественно ожидается эволюция требований, относящихся к канальному кодированию. В наших усилиях по изучению и разработке канальных кодов перейти от теоретической оценки эффективности реализации выделим два основных требования к процессу разработки. Первый - гибкость для будущих модификаций. Чтобы облегчить это, выбираем реконфигурируемую платформу ПЛИС. Более того, для этой эволюционирующей архитектуры стремимся

наблюдать не только теоретическую сложность и компромисс производительности, но также сложность реализации. Это подводит ко второму основному требованию, которое представляет собой быстрое прототипирова-ние разрабатываемых методов в реальном мире. На рис. 1 приведена методология исследования. Стремясь разработать аппаратную архитектуру для канального кодирования, крайне важно контролировать производительность системы в режиме реального времени, на самом современном оборудовании. Это помогает нам отслеживать такие параметры, как пропускную способность, латентность и использование ресурсов системы при каждом изменении. Также хотелось бы подчеркнуть, что быстрое прототипирование можно использовать не только для проверки модели на реальных аппаратных, но и для ускорения теоретического моделирования.

Для этого в дополнение к использованию реализации на основе ПЛИС используется компилятор высокого уровня синтеза (High-

Level Synthesis, HLS), созданный в LabVIEW, а именно компилятор LabVIEW FPGA. Одним из основных вкладов в эту работу является современная технология HLS, которая предлагает автоматизированный и систематический поток компиляции, который генерирует оптимизированную аппаратную реализацию из пользовательских алгоритмов и требований к проектированию. Эта методология позволяет экспертам домена с минимальными знаниями об оборудовании использовать технологии ПЛИС при исследовании, прототипировании и проверке их сложных приложений, специфичных для домена. Как показано на рис. 2, поток компиляции принимает диаграмму приложения, а также требования к высокоуровневой модели, такие как тактовая частота и пропуск-

ная способность, и создает оптимизированную реализацию с оценками ресурсов и времени. Просто изменяя параметры приложения и требования к модели, разработчики могут быстро получить новые аппаратные реализации с обновленными оценками. Запросы и оценки на высоком уровне (пользовательские) позволяют разработчикам легко оценивать текущую модель и требования и планировать дальнейшие алгоритмические исследования. Этот быстрый процесс разработки открывает путь для экспертов в данной области, чтобы успешно выполнить оптимизированное дизайнерское решение со значительной экономией времени и затрат.

3 В 5 1 Теоретическая

N i модель

КОДОВОЙ

структуры

рц 6

Алгортггмпче ски огпиытгзированная аппаратная архитектура

Создание гибкого и

масштабируемого

оборудования

Быстрое развитие с использованием HL S

" Результат

^Пропускная спосооность. латентность производительность ошибок использование ресурсов Архитектурные блоки с связи со структурой кода

Рис. 1. Представление методологии исследования для проектирования и разработки архитектуры канального

кодирования

Схема

пользователь ского соглашения

Расчетные ограничения тактовой частоты, пропускной способности

г

Пользователь IP

Оценка Ер емени и ресурсов

Графический анализ и преобразование

Анализ зависимости цикла Анализ зависимостей памяш Сокращение памяш

Планирование

Производство аппаратного обеспечения

Назначение компонентов оборудования Оптимизация аппаратного уровня

Рис. 2. Представление потока компиляции высокоуровневого синтеза (HLS)

Коды QC-LDPC или их варианты могут быть декодированы (субоптимально) с использованием алгоритма распространения доверия (Belief Propagation, BP), являются весьма вероятными кандидатами для систем 5G [5]. Доступны работы по высокопроизводительным (порядка ГБайт / с) декодерам QC-LDPC на

основе BP; однако большинство таких работ сосредоточено на разработке интегральной схемы (ASIC), характерной для конкретной прикладной программы, которая обычно требует сложных настроек на уровне передачи регистров (RTL) и экспертных знаний по очень крупномасштабной интеграции (VLSI) модели.

Значительное подмножество вышеупомянутых работ относится к полностью параллельным архитектурам. С точки зрения развивающегося исследовательского решения, это не является привлекательным вариантом для быстрого прототипирования. В относительно менее изученной области реализации на основе ПЛИС впечатляющие результаты были недавно представлены и основаны на полностью параллельных архитектурах, которые не обладают гибкостью (специфичны для кода) и ограничены небольшими размерами блоков (в основном из-за запрещающей перегруженности). Здесь представлен высокопроизводительный на основе FPGA IEEE 802.11n стандартный совместимый QC-LDPC-канальный декодер. С архитектурной стратегией расщепления обработки узлов достигаем указанной степени конвейерной обработки без использования дополнительных аппаратных ресурсов. Система не только включает в себя обработку цифрового сигнала (DSP), но и конечного автомата (FSM). Несмотря на такой смешанный характер обработки данных, LabVIEWFPGA Compiler смог значительно сократить время, затрачиваемое на изучение общего пространства системных параметров, и оптимизировать использование ресурсов для достижения необходимой производительности.

HLS с компилятором LabVIEW ПЛИС

Компилятор HLS в LabVIEW CSDS, а именно Lab-VIEW FPGA Compiler, направлен на определение возможностей для эффективного распараллеливания в алгоритмическом описании приложения с учетом требований, установленных пользователем. Здесь кратко опишем основные методы, встроенные в набор инструментов Compiler LabVIEW FPGA, которые позволяют эффективно переносить высокопроизводительный перевод алгоритма в описание VHDL.

Анализ зависимостей памяти. Развертка Loop на платформах FPGA - это известная оптимизация компилятора, используемая для использования параллелизма. Однако при наличии зависимостей выполнения между итерациями цикла разворот цикла может не способствовать повышению пропускной способности. Пример показан на рис. 3 (а), где зависимость выполнения ограничивает распараллеливание развернутых циклов. Хотя циклы были развернуты в два раза, как показано на рис.

3 (б), первая копия цикла ожидает завершения выполнения второй копии цикла. Из-за выполнения последовательного цикла общая производительность такая же, как и исходный цикл, однако за счет большего количества ресурсов FPGA, используемых новыми копиями цикла.

Однако если разворачивание выполняется только тогда, когда оно улучшает пропускную способность, компромисс между пропускной способностью и ресурсом потребления может быть достигнут в ходе реализации. Пример представлен на рис. 4, где узел обратной связи определяет зависимость данных от последовательных схемных исполнений. Зависимость между чтением и записью (read after write, RAW), между текущей операцией чтения памяти Ri и предыдущей операцией записи в память Wi_1 показана на рис. 4 (а). Эта зависимость не позволяет компилятору конвейерно выполнять схемы и становится узким местом, ограничивая общую пропускную способность, как показано на рис. 4 (б). Однако если компилятор может определить, что Ri никогда не считывает местоположение памяти, которое обновляется с помощью Шц то выполнение 7-й диаграммы может перекрываться с выполнением (г - 1)-й и достигать большей пропускной способности, как показано на рис. 4 (в). Такой анализ также применим для ослабления зависимостей WAR и WAW. Показанная временная диаграмма на рис. 4a) представляет собой типичную схему виртуального инструмента графического программирования LabVIEW (VI), а на рис. 4б) и 4в) - соответствующие временные диаграммы.

Анализ шаблона доступа к памяти в LabVIEW FPGA Compiler в основном состоит из двух этапов. На первом этапе периодический шаблон доступа определяется путем мониторинга всех узлов состояния, которые вносят вклад в каждый шаблон доступа к памяти. На втором этапе сравниваются элементы модели доступа к памяти, и попарно вычисляется худший случай расстояния k между итерациями. Это зависимое расстояние итерации используется для создания зависимости затухания, что позволяет конвейерно выполнять доступ без ущерба для памяти.

Разделение памяти. Блоки памяти на современных FPGA обычно имеют только два порта, один из которых обычно доступен только для чтения. Реализация памяти с большим количеством портов может стать очень ресурсоемкой и может значительно снизить такто-

вую частоту разработки. Ограниченное количество портов памяти часто приводит к получению доступа к сериализации. Эти последовательные запросы доступа к памяти часто делают вычислительные ядра бездействующими, что приводит к сокращению пропускной способности системы. Разделение памяти - это разделение исходного блока памяти на несколько меньших блоков памяти. Это секционирование эффективно увеличивает порты доступа к физической памяти FPGA, чтобы обеспечить одновременную работу чтения и записи в памяти, что сводит к минимуму время простоя вычислительных ядер. Элементы памяти

сгруппированы в наборы, так что гарантированно, что аксессоры в пределах одного набора имеют неперекрывающееся адресное пространство с членами другого набора, позволяя компилятору безопасно разбивать единую память на память для каждого набора устройств доступа. Размер каждого раздела - это размер адресного пространства для этого набора [6, 7]. Исходная память делится на небольшие разделы, основанные на диапазонах адресов тт-тах групп доступа к памяти, и каждая группа сопоставляется с отдельным разделом, имеющим согласованный диапазон адресов.

For-loop {iteration count 4) СдБШОБЫЙ

Узел обратной СЕЯЗИ

-тч

vfîH

Input

ш

Output

s-

Loop

Loop

Бремя

Операция суммирование

а) Временная диаграмма перед разворачиванием

LoopO Loop 1

Loop 0 Loop 1

Время

б) Временная диаграмма после разворачивания

Рис. 3. Неэффективная развертка цикла. Слева представлены репрезентативные схемы виртуальных инструментов графического программирования LabVIEW (VI), а справа - соответствующие временные диаграммы

Инициализация массива

Чтение (R)

\

\ ■

EE / hi -1

'¡i LH Li

SaratcbfW)

/

Sud лг-зу

Запись адреса

Data m

Welle arraf

Суммирование (Л)

[/

& H

Data out S

■jnrnl

R A W

R A W

Время

б) Без анализа шаблонов доступа

а) Описание алгоритма (диаграмма приложения) Рис. 4. Повышение пропускной способности с использованием анализа шаблонов доступа

& и

R А W

R А W

1Е-03

1Е-05

Время

в) При анализе эталонов доступа Рис. 4. Повышение пропускной способности с использованием анализа шаблонов доступа (продолжение)

1 -

Компилятор LabVIEW FPGA статически

- 1E-I

анализирует шаблоны доступа к памяти на данной диаграмме приложения и автоматически ослабляет узкое место доступа к памяти, g

DO

не влияя на выполнение входного алгоритмического описания высокого уровня. Таким образом, трафик памяти уменьшается линейно по числу секционирования без дополнительной стоимости пространства памяти.

Примеры использования. Методы повышения пропускной способности реализуются на аппаратных средствах с использованием компилятора HLS. Реализация разделена на три тематических исследования, а именно на эффективно конвейерный IEEE 802.11n стандартный совместимый QC-LDPC-декодер, расширение этого декодера, обеспечивающее пропускную способность 2,48 Гбит / с, и систему экспериментов HARQ, основанную на IEEE 802.16 стандартный код QC-LDPC.

Соответствующий LDPC-декодер IEEE 802.11n. Чтобы оценить предлагаемые стратегии достижения высокой пропускной способности, был реализован декодер с масштабированным MSA для кода QC-LDPC в IEEE 802.11n (2012). Для этого кода тъ х пь = 12 х 24, z = 27, 54 и 81, что приводит к длине кода п = 24 х z = 648, 1296 и 1944 бит соответственно. Данная реализация поддерживает размер подматрицы z = 81 и, следовательно, способна поддерживать все длины блоков для кода скорости R = 1/2.

О 0.5 1 1.5 2 2.5 3 Í.5 4 4.5 SNR (dB)

Рис. 5. Сравнение производительности BER

Представляем входные LLR из канала и сообщения CTV и VTC с 6 подписанными битами и 4 дробными битами. На рис. 5 показана производительность (BER) для представления данных с плавающей точкой (FP) и фиксированной точки (FxP) с 8 итерациями декодирования. Как и ожидалось, реализация с фиксированной точкой страдает примерно на 0,5 дБ по сравнению с версией с плавающей точкой при BER 10-4, а разрыв увеличивается для более низких значений BER. Алгоритм декодера был описан с использованием программного обеспечения LabVIEW CSDS. Компилятор LabVIEW FPGA затем использовался для генерации кода языка описания аппаратной части (VHDL) с очень высокой скоростью (VHSIC) из описания графического потока данных. Код VHDL был синтезирован, размещен и маршрутизирован с использованием компилятора Xilinx Vivado на FPGA Xilinx Kintex-7, доступного на плате FPGA NI PXIe-7975R. Декодер достигает общей пропускной способности 608 Мбит / с при рабочей частоте 200 МГц и латентности 5,7 мкс при декодировании 4 итераций с показателями BER, показанных на рис. 5. В таблице показано, что использование ресурсов для версии 2 (почти в два раза быстрее из-за конвейерной обработки) близко к использованию версии 1. Компилятор LabVIEWFPGA выберет для использования

флип-флоп (FF) для хранения данных в 1-кратной версии, в то время как он использует больше блоков RAM (BRAM) в версии 2x.

Использование ресурсов IP блоков ПЛИС LDPC-декодером и пропускная способность после сопоставления с FPGA Xilinx Kintex-7

1-ая версия 2-ая версия

Устройство Kintex-7k410t Kintex-7k410t

Пропускная способность (Мбит / с) 337 608

FF (%) 9.1 5.3

BRAM (%) 4.7 6.4

DSP48(%) 5.2 5.2

LUT (%) 8.7 8.2

Результаты

Система HARQ была реализована на FPGA Xilinx Kintex-7, и алгоритмическое описание было введено с использованием LabVIEWCSDS. Были выбраны эти наборы инструментов, поскольку ПЛИС доступна в серии NI USRP 2943R, используемой для про-тотипирования исследований в реальном мире. Производительность системы оценивалась для набора IEEE 802.16 (2012) QC-LDPC кода. Из-за простоты модификации можем в коротких циклах развития заменить канальные коды другими исследуемыми структурами кода. Остаточная частота ошибок кадров (FER) учитывает ошибки, которые протоколом HARQ не удалось исправить, тогда как FER учитывает ошибки, которые происходят без использования протокола HARQ. Пропускная способность системы, определяемая как R / RTN, и пропускная способность, усредненная по кадрам в точке SNR, показаны на рис. 6.

1

0.9 О 0.8 Ь 0.7 " 0.6

0.5

0.4

0.3

0.2

Тип 1

/ Гип2

-s-

О 2 4 6 8 10

SNR(dB)

Рис. 6. Пропускная способность типа 1 и типа 2

Заключение

Использовался компилятор HLS, который без знания экспертного уровня аппаратного домена позволяет надежно прототипировать наши исследования за короткий промежуток времени. С помощью таких методов, как оценка времени, конвейерная обработка, разворот цикла и вывод памяти из массивов, Compiler LabVIEW FPGA компилирует несвязанные алгоритмы потока данных, написанные с помощью циклов, массивов и обратной связи в описании VHDL, которые обеспечивают высокую тактовую частоту и высокую пропускную способность. Используемая технология HLS значительно сократила время, затрачиваемое на изучение пространства системных параметров, и оптимизировала его с точки зрения производительности ошибок и использования ресурсов. Предлагаемый метод - для достижения высокопроизводительной архитектуры ПЛИС для кода QC-LDPC. Стратегии проверяются путем внедрения стандартного совместимого декодера QC-LDPC на FPGA. Архитектура декодера масштабируется для достижения еще одной высокопараллельной реализации, которая имеет пропускную способность 2,48 Гбит / с. Процесс компиляции HLS используется для быстрого прототипа системы экспериментов HARQ с использованием кодов LDPC, которые не только содержат подсистемы бит-манипуляции, но и подсистемы, чувствительные к протоколу. Это облегчило измерение производительности ошибок в системе на больших реалистичных наборах данных на 4-кратной скорости, чем в обычных экспериментах на основе ЦП. Наконец, использование HLS и реконфигурируемых аппаратных платформ дает обещание реализовать архитектуру, подходящую для меняющихся требований к исследованиям беспроводной технологии 5G.

Литература

1. Berrou C., Glavieux A., Thitimajshima P. Near Shannon limit error-correcting coding and encoding: turbo-codes// Proceedings of the IEEE International Conference on Communications. Geneve, Switzerland, May, 1993. pp. 1064-1070.

2. Башкиров А.В., Хорошайлова М.В. Использование вынужденной конвергенции для снижения сложности LDPC-декодирования // Вестник Воронежского государственного технического университета. 2017. Т. 13. № 1. С. 69-73.

3. Gallager R. G. Low-Density Parity-Check Codes// IRE Transactions on Information Theory. 1962. vol. 8, no. 1, pp. 21-28.

4. Patent. U.S. 9 081 583. Compile time execut ion. H. Kee, T. Ly, N. Petersen, J. Washington, H. Yi, and D. Blasig. 2015.

5. Rapid and high-level constraint-driven prototyping using lab VIEW FPGA/H. Kee, S. Mhaske, D. Uliana et al.// in Proceedings of 2014 IEEE Global Conference on Signal and Information

6. Башкиров А.В., Коротков Л.Н., Хорошайлова М.В. Модель масштабируемого LDPC-декодера низкой

мощности с использованием алгоритмического синтеза высокого уровня // Вестник Воронежского государственного технического университета. 2016. Т. 12. № 1. С. 6569.

7. Башкиров А.В., Савинков А.Ю., Хорошайлова М.В. Реализация LDPC-декодера на массивно-параллельных вычислительных устройствах // Вестник Воронежского государственного технического университета. 2015. Т. 11. № 6. С. 97-99.

Поступила 13.02.2018; принята 26.03.2018

Информация об авторах

Хорошайлова Марина Владимировна - аспирант, Воронежский государственный технический университет (394026, Россия, г. Воронеж, Московский проспект, 14), e-mail: [email protected], тел. 8-910-732-66-13, ORCID: http://orcid.org/0000-0001-9167-9538

ARCHITECTURE OF FPGA BASED CHANNEL CODING FOR 5G WIRELESS NETWORK USING HIGH-LEVEL SYNTHESIS

M.V. Horoshaylova Voronezh State Technical University, Voronezh, Russia

Abstract: this article proposes strategies for achieving a high-performance architecture of FPGA for quasi-circular low-density parity codes (QC-LDPC) based on the construction of an identical circulant-1 matrix. By analyzing the operation of processing nodes in the minimum sum (min-sum) approximation algorithm, we achieve pipelining in a multilevel decoding sequence without using additional hardware resources. Compilation of a high level of synthesis is used to design and develop an architecture on a hardware FPGA platform. To test this architecture on the Xilinx Kintex-7 FPGA, a 608 Mbit/s decoder compatible with IEEE 802.11n is implemented, using the LabVIEW FPGA compiler in the LabVIEW Communication System Design Suite. Scalability of the architecture was used to create a 2.48Gbps decoder on a single Xilinx Kintex-7 FPGA. In addition, a quick prototyped experimentation of a hybrid automatic repeat request system, compatible with IEEE 802.16 is presented based on the developed effective decoder architecture. Despite the mixed nature of data processing - digital signal processing and end-state machines - the LabVIEWFPGA compiler significantly reduced the time to examine the space of system parameters and optimize in terms of error performance and resource utilization. A 4-fold increase in system throughput has been achieved compared to a CPU-based implementation to measure the efficiency of system errors over large, realistic data sets using accelerated simulation for Eb / N0 = 5.5 dB. In addition, a significant reduction in hardware is achieved

Key words: quasi-cyclic LDPC decoder, bandwidth, min-sum algorithm, decoder architecture, FPGA

References

1. Berrou C., Glavieux A., Thitimajshima P. "Near Shannon limit error-correcting coding and encoding: turbo-codes," Proceedings of the IEEE International Conference on Communications, Geneve, Switzerland, 1993, pp. 1064-1070.

2. Bashkirov A.V. "Using forced convergence to reduce the complexity of LDPC decoding", The Bulletin of Voronezh State Technical University (Vestnik Voronezhskogo gosudarstvennogo tekhnicheskogo universiteta), 2017, vol. 13, no. 1, pp. 69-73.

3. Gallager R.G. "Low-Density Parity-Check Codes," IRE Transactions on Information Theory, 1962, vol. 8, no. 1, pp. 21-28.

4. Kee H., Ly T., Petersen N., Washington J., Yi H., Blasig D. "Compile time execut ion," U.S. Patent 9 081 583, 2015.

5. Kee H., Mhaske S., Uliana D. et al. "Rapid and high-level constraint-driven prototyping using lab VIEW FPGA," Proceedings of 2014 IEEE Global Conference on Signal and Information

6. Bashkirov A.V. "The model of a scalable low-power LDPC decoder using high-level algorithmic synthesis", The Bulletin of Voronezh State Technical University (Vestnik Voronezhskogo gosudarstvennogo tekhnicheskogo universiteta) 2016, vol. 12, no. 1, pp. 65-69.

7. Bashkirov A.V. "Implementation of LDPC decoder on massively parallel computing devices", The Bulletin of Voronezh State Technical University (Vestnik Voronezhskogo gosudarstvennogo tekhnicheskogo universiteta), 2015, vol. 11, no. 6, pp. 97-99.

Submitted 13.02.2018; revised 26.03.2018 Information about the author

Marina V. Horoshaylova, Graduate Student, Voronezh State Technical University (14 Moscovskiy prospekt, Voronezh 394026, Russia), e-mail: [email protected], tel. 8-910-732-66-13, ORCID: http://orcid.org/0000-0001-9167-9538