ЕВКЛИДОВО-ОРТОГОНАЛЬНАЯ LDPC-АРХИТЕКТУРА С НИЗКИМ УРОВНЕМ СЛОЖНОСТИ ДЛЯ ПРИЛОЖЕНИЙ МАЛОЙ МОЩНОСТИ Текст научной статьи по специальности «Электротехника, электронная техника, информационные технологии»

УДК 621.3.049.77

ЕВКЛИДОВО-ОРТОГОНАЛЬНАЯ LDPC-АРХИТЕКТУРА с низким уровнем СЛОЖНОСТИ ДЛЯ ПРИЛОЖЕНИЙ МАЛОЙ МОЩНОСТИ

© 2018 А.В. Башкиров, М.В. Хорошайлова

Воронежский государственный технический университет, г. Воронеж, Россия

Аннотация: в этой статье предложена высокоэффективная архитектура декодирования кода низкой плотности проверки на четность (LDPC) для приложений с малой потребляемой мощностью. Коды низкой плотности были реализованы в цифровом видеовещании, широкополосном беспроводном доступе (WiMax) и четвертом поколении беспроводных стандартов. В этом исследовании также рассматривается проектирование и анализ блоков контрольного узла, переменного узла и евклидова ортогонального генератора в архитектуре LDPC-декодера. Евклидовый ортогональный генератор используется для уменьшения частоты ошибок предлагаемой LDPC-архитектуры, которая может быть включена между архитектурой проверочного узла и переменного узла. Эта предлагаемая конструкция декодера синтезируется на платформе Xilinx 9.2i и моделируется с использованием Modelsim, предназначенной для 45-нм устройств. В данной статье показано, что предлагаемая архитектура значительно снижает потребление энергии и аппаратных средств при сравнении с другими традиционными архитектурами. Приведённая модель демонстрирует лучшие результаты по сравнению с традиционными архитектурами декодеров с меньшим использованием оборудования и потреблением энергии около 27 мВт, что более подходит для большинства приложений с малой потребляемой мощностью

Ключевые слова: евклидовый ортогональный генератор, LDPC-декодер, низкая мощность потребления, алгоритм передачи сообщения

Введение

Отличные свойства коррекции ошибок кодов с низкой плотностью (LDPC) получили большое распространение в исследовательских областях. Среди различных кодов коррекции ошибок коды LDPC выбираются как лучшие коды, приближенные к пределу Шеннона. Коды LDPC достигают 0,04 дБ предела Шеннона. По сравнению с другими кодами, LDPC-коды с итеративным декодированием легко реализовать. Эти коды имеют улучшенную возможность исправления ошибок. Название «LDPC» происходит от характеристики их матрицы проверки на четность, которая содержит только несколько единиц по сравнению с количеством нулей. Их главным преимуществом является то, что они обеспечивают производительность, которая очень близка к мощности для множества разных каналов и линейных сложных временных алгоритмов для декодирования.

Коды LDPC имеют определенные преимущества по сравнению с турбокодами (лучшие коды с BER приближенные к мощности Шеннона до сих пор). Первое достоинство заключается в том, что декодирование LDPC-кодов полностью соответствует параллелизму, который выполняется с большей скоростью. Во-вторых, декодеры с очень низкой степенью сложности более подходят для этих кодов. В-

третьих, LDPC-декодирование поддается проверке, то есть, декодирование на правильное кодовое слово может быть проверено на предмет точности.

Более того, коды LDPC больше подходят для реализации в приложениях, в которых используется параллелизм.

Поэтому эти коды могут использоваться в нескольких стандартах, включая WiMax (IEEE 802.16) и различные высокоскоростные приложения, в которых итеративные алгоритмы передачи сообщений в основном реализуются параллельно. LDPC реализует параллелизм в процессе декодирования, тем самым достигая высокой пропускной способности декодирования. Коды LDPC последовательно декодируют как строки, так и столбцы, и поэтому эти коды более подходят для итеративного декодирования, поэтому называются итеративными декодерами.

Коды LDPC могут быть представлены двумя способами. Первый метод представления в виде матриц, аналогичных всем другим линейным блочным кодам, а второй способ представления - в виде графов. Существует несколько алгоритмов, предлагаемых для декодирования LDPC-кодов, и каждый алгоритм был разработан автономно и, по сути, под разными именами. Некоторыми широко распространенными LDPC-декодерами обычно являются алгоритм суммарного произведения

(sum-product), алгоритм распространения доверия (belief propagation) и алгоритм обхода сообщений (messagepassing).

Архитектура предлагаемого декодера

Предлагаемый способ декодирования включает в себя несколько элементов обработки - блок переменных узлов (VNU), блок контрольных узлов (CNU), генератор адресов, ге-

нератор минимальных данных и несколько других модулей, как показано на рис. 1. Соединяются CNU и VNU между собой по сетям маршрутизации. Связность, обеспечиваемая матрицей контроля четности, создает метку для входных и выходных краев CNU. После завершения необходимого количества итераций VNU производят конечные результаты.

24

Евншдово-ортоггаальнш rsHsparop

Дзжныг. пслучгннь[5 в каиал;

14

Блок

проверочного узла (CNU)

Блок пгргмгнного узла (VNU)

Л J

-TÍrH

Элнижш

Xp¿HSHJ£3

(память)

t1 ]

ISUBI

р 2

Ггагратор

ННугр 5НШС;

адрегов

Address 1

MDGU (блок

Mirt I

МНШЙИЛЬ-

ного

объяла

.данных^

Mill 2

(Компаратор.

Address 1

|ADD|

посягдоватгльность дгкоднроБания

Рис. 1. Предлагаемая архитектура декодера

Рис. 2. Архитектура блока проверочного узла

Рис. 3. Архитектура блока переменного узла

Алгоритм предлагаемого декодирования описан ниже.

1. Данные с шумом принимаются от канала и подаются в блок контрольного узла LDPC декодера.

2. Эвклидовый ортогональный генератор получает последовательность из блока контрольного узла и включает / отключает блок переменного узла в зависимости от уровня серьезности шумов на полученных последовательностях.

3. Выход из блока переменного узла сохраняется в элементах хранения данных, которые получили последовательность адресов из модуля генератора адресов.

4. Минимальный блок генератора данных генерирует минимальные 1 и минимальные 2 данные, которые затем передаются в блок сравнения.

5. Ответ от компаратора добавляется с ответом от блока вычитателя для получения декодированных сигналов.

Блок проверочного узла (CNU)

Архитектура блока проверочного узла декодера LDPC показана на рис. 2. CNU помогает в определении силы принимаемого сигнала в канале. CNU состоит из двенадцати блоков вычитания (| SUB |), четырех блоков сумматора (| ADD |) и четырех модулей сортировщика и блоков конкатенации, которые используются для оценки четырех векторов разности направлений, из которых определяется наименьшее значение разности. В предлагаемом проекте

| ADD | и | SUB | требуются единицы для проектирования контрольного узла.

Счетчик затвора одного модуля умножителя или деления намного больше, чем счетчик затвора одного блока сумматора или вычита-теля; поэтому в данной модели полностью используются только сумматоры и вычитатели, а не умножение и деление, что снижает сложность и стоимость оборудования.

Архитектура блока переменных узлов (VNU)

Блок переменных узлов (VNU), как показано на рис. 3, используется при вычислении жесткого решения «x». Вектор жестких решений «x» направляется на блок контрольного узла или блок (CNB) через сеть маршрутизации, размер которого меньше размера сети алгоритма sum-product. Однобитовое значение существует для маршрутизации между двумя узлами. VNU содержит схему флип-детектирования, линейный буфер, мультиплексированный сумматор и конкатенатор. Сначала принимаемый сигнал «y» от блока контрольного узла проходит через узел регистрации реестров для входа в блок переменных узлов (VNB). Полученные значения представляют собой 6-разрядные значения знаковой величины (SM). Пусть [sn:mn] - n-е 4-битное значение, предоставляемое n-му VNB, где sn обозначает жесткое решение, а mn обозначает величину sn. Расчет корреляции упрощается с помощью SM для реализации, а схема коррелятора состоит из инвертора, за которым следует 1-битный мультиплексор. Данные блока,

полученные от блока CNU, имеют четыре подблока, из которых первые три блока подмодулей обрабатываются модулем сумматора, а последний блок подмодуля обрабатывается непосредственно модулем мультиплексора.

Евклидовый ортогональный генератор

Он используется для определения уровня шума принятого сигнала, как показано на рис. 4. Выход из CNU подается в евклидовом ортогональном генераторе, который состоит из сумматора / вычитателя, сдвигателя и мультиплексора. Он будет генерировать реальную и мнимую часть принятого сигнала от CNU. Если реальная часть больше мнимой, то сигнал от CNU пропускается через VNU для декодирования сигналов, иначе он отбрасывается из-за высокой степени шума на полученных последовательностях.

CNU

Рис. 4. Евклидовый ортогональный генератор Результаты и обсуждения

Архитектура LDPC-декодера, разработанная в этой работе, более подходит для приложений с низким энергопотреблением и проверена с использованием Xilinx 9.2i и Modelsim 5.8 на нескольких устройствах семейства Virtex. Предложенный декодер имитируется на различных устройствах ПЛИС для его анализа производительности. Вход для предлагаемого декодера берется из мобильной

среды реального времени с шумами. Тактовая частота для моделирования составляет 200 МГц с периодом 50-50 часов включения-выключения в качестве начальной установки моделирования. Разработанный декодер использовали 100 LUT и 51 срез с рабочей частотой 200 МГц как максимум. Результаты показывают, что этот предлагаемый декодер потребляет очень низкую мощность с точки зрения таблиц Look Up, частей ПЛИС и количество затворов. Измерения мощности и тока проверяются для разных устройств семейства Virtex и приведены в табл. 1. Показатели предлагаемого декодера были проанализированы с точки зрения количества таблиц Look Up (LUT), количества срезов (S), количества затворов (GC), текущего потребления (CC) и потребления энергии (ПК). В табл. 2 объясняется оценка производительности декодера с точки зрения используемого оборудования.

Таблица 1

Анализ производительности энергопотребления и текущих потреблений процессоров Virtex

Семей- Характери- Потребляе- Потреб-

ство стики мая мощ- ляемыи

устройства ность (мВт) ток (мА)

Virtex-E XCV50E 151 82

Virtex5 XC5VLX30 267 208

Virtex4 XC4VLX15 253 127

Virtex XCV50 27 10

Таблица 2

Оценка производительности аппаратных _средств_

Параметры использования оборудования Потребление оборудования

Срезы 51

LUT 100

Затворы 3330

Было проведено моделирование предлагаемого кода, а затем предлагаемый LDPC-код загружается в устройство ПЛИС для его измерения производительности. Потребляемая мощность предлагаемой архитектуры LDPC измеряется с помощью инструмента xprimer или анализатора мощности, доступного в инструменте Xilinx. Вход в блок FPGA задается из мобильного сигнала реального времени, полученного от канала, с шумами. Декодер LDPC, предложенный здесь, сравнивался с точки зрения использования энергии, оценивая его по различным устройствам Virtex. Декодер LDPC в этой работе был в основном разработан с целью снижения уровней мощности во

время работы. В таблице 1 уже обсуждалось использование мощности различных устройств Virtex и было показано потребление энергии таких устройств на более низких уровнях.

Заключение

Предложена модель высокоэффективной архитектуры LDPC-декодера для реализаций в приложениях с низким энергопотреблением. Здесь представлена конструкция евклидового ортогонального генератора, которая является частью архитектуры декодера LDPC. Предложенный в этой работе эвклидовый ортогональный генератор уменьшает частоту ошибок предлагаемой архитектуры LDPC. Приведённая модель показала лучшие результаты, чем другие традиционные архитектуры декодеров с меньшим использованием оборудования и потреблением энергии около 27 мВт, что более подходит для большинства приложений с малой потребляемой мощностью.

Литература

1. Blanksby A. J., Howland C. J. A 690-mW 1-Gb/s 1024-b, rate-1/2 low-density parity-check code decoder. IEEE Journal of Solid-State Circuits. 2002;37(3):404-412.

2. Башкиров А.В., Коротков Л.Н., Хорошайлова М.В. Модель масштабируемого LDPC-декодера низкой мощности с использованием алгоритмического синтеза высокого уровня // Вестник Воронежского государственного технического университета. 2016. Т. 12. № 1. С. 6569.

3. Mohsenin T., Truong D. N., Baas B. M. A low-complexity message-passing algorithm for reduced routing congestion in LDPC decoders. IEEE Transactions on Circuits and Systems I. 2010;57(5):1048-1061.

4. Yao Y., Liang W., Ye F., Ren J. Memory efficient LDPC decoder design. Proceedings of the 3rd IEEE Asia Pacific Conference on Postgraduate Research in Microelectronics and Electronics (PrimeAsia '11); October 2011; Macau, China. IEEE; pp. 127-130.

5. Di Wu, Yun Chen, Qichen Zhang, Yeong-luh Ueng and Xiaoyang Zeng "Strategies for Reducing Decoding Cycles in Stochastic LDPC Decoders" IEEE Trans. Circuits and Systems II, vol. 63, no.91, pp. 873 - 877, Sept. 2016.

6. Башкиров А.В., Савинков А.Ю., Хорошайлова М.В. Реализация LDPC-декодера на массивно-параллельных вычислительных устройствах // Вестник Воронежского государственного технического университета. 2015. Т. 11. № 6. С. 97-99.

Поступила 11.12.2017; принята к публикации 23.01.2018

Информация об авторах

Башкиров Алексей Викторович - канд. техн. наук, доцент, Воронежский государственный технический университет (394026, Россия, г. Воронеж, Московский проспект, 14), тел. 8-952-543-99-88, e-mail: [email protected]

Хорошайлова Марина Владимировна - аспирант, Воронежский государственный технический университет (394026, Россия, г. Воронеж, Московский проспект, 14), тел. 8-920-415-15-65, e-mail: [email protected]

EVCLIDOVO-ORTHOGONAL LDPC-ARCHITECTURE WITH LOW DEGREE OF COMPLEXITY FOR LOW POWER APPLICATIONS

A.V. Bashkirov, M.V. Khoroshaylova

Voronezh State Technical University, Voronezh, Russia

Abstract: this article proposes a highly efficient low-density parity-check (LDPC) decoding architecture for low power applications. Low-density codes (LDPCs) were implemented in digital video broadcasting, broadband wireless access (WiMax) and the fourth generation of wireless standards. This study also deals with the design and analysis of the blocks of the control node and the variable node and the Euclidean orthogonal generator in the LDPC architecture of a decoder. The Euclidean orthogonal generator is used to reduce the error rate of the proposed LDPC architecture, which can be included between the architecture of the test node and the variable node. This proposed decoder design is synthesized on a Xilinx 9.2i platform and modeled using Modelsim, designed for 45nm devices. This article shows that the proposed architecture significantly reduces energy consumption and hardware when compared with other traditional architectures. The model demonstrates better results than other traditional decoder architectures with less equipment usage and energy consumption of about 27 mW, which is more suitable for most applications with low power consumption

Key words: euclidean orthogonal generator, LDPC decoder, low power consumption, message transmission algorithm

References

1. Blanksby A.J., Howland C.J. "A 690-mW 1-Gb/s 1024-b, rate-1/2 low-density parity-check code decoder", IEEE Journal of Solid-State Circuits. 2002, vol. 37(3), pp. 404-412.

2. Bashkirov A.V., Korotkov L.N., Khoroshaylova M.V. "The model of a scalable low-power LDPC decoder using high-level algorithmic synthesis", The Bulletin of Voronezh State Technical University (Vestnik Voronezhskogo gosudarstvennogo tekhnich-eskogo universiteta), Voronezh, 2016, vol.12, no.1, pp. 65-69

3. Mohsenin T., Truong D.N., Baas B.M. "A low-complexity message-passing algorithm for reduced routing congestion in LDPC decoders", IEEE Transactions on Circuits and Systems I, 2010, vol. 57(5), pp.1048-1061.

4. Yao Y., Liang W., Ye F., Ren J. "Memory efficient LDPC decoder design", Proceedings of the 3rd IEEE Asia Pacific Conference on Postgraduate Research in Microelectronics and Electronics (PrimeAsia '11), October 2011, Macau, China, IEEE, pp. 127-130.

5. Di Wu, Yun Chen, Qichen Zhang, Yeong-luh Ueng, Xiaoyang Zeng "Strategies for Reducing Decoding Cycles in Stochastic LDPC Decoders", IEEE Trans. Circuits and Systems II, 2016, vol. 63, no.91, pp. 873-877

6. Bashkirov A.V., Savinkov A.Yu., Khoroshaylova M.V. "Implementation of the LDPC-decoder on the massively parallel computing devices", The Bulletin of Voronezh State Technical University (Vestnik Voronezhskogo gosudarstvennogo tekhnicheskogo universiteta), Voronezh, 2015, vol. 11, no.6, pp. 97-99

Submitted 11.12.2017; revised 23.01.2018

Information about the authors

Aleksey V. Bashkirov, Cand. Sc. (Technical), Associate Professor, Voronezh State Technical University (14 Moskovskiy prospekt, Voronezh 394026, Russia), e-mail: [email protected], tel. 8-952-543-99-88

Marina V. Khoroshaylova, Graduate student, Voronezh State Technical University (14 Moskovskiy prospekt, Voronezh 394026, Russia), email: [email protected], tel. 8-920-415-15-65