CC BY
18
УДК 681.3(075.3)
УЧЕБНАЯ МОДЕЛЬ ФУНКЦИОНИРОВАНИЯ СТАТИЧЕСКОГО ОПЕРАТИВНОГО ЗАПОМИНАЮЩЕГО УСТРОЙСТВА
М.В. Чаусов, С.С. Смирнов, С.М. Чаусова
Ивановский государственный химико-технологический университет
Компьютерное моделирование функционирования статического ОЗУ на базе пакета прикладных программ БтиМпк в среде МаЛаЬ.
Ключевые слова: компьютерное моделирование, 8шшПпк, среда МаЛаЬ.
Микросхемы и системы памяти постоянно совершенствуются как в области схемотехники, так и в области развития новых архитектур. Ранее мы отмечали [1], что разработчики микропроцессорной техники не особенно склонны заботиться об удобстве ее изучения. С другой стороны наиболее эффективным способом изучения таких систем является компьютерное моделирование на базе пакета прикладных программ SIMULINK интегрированного в среду MATLAB [2-3].
Сегодня системам памяти свойственна многоступенчатая, иерархическая структура, и в зависимости от роли того или иного ЗУ его реализация может быть существенно различной. Многочисленные варианты ЗУ имеют много общего с точки зрения структурных схем, что делает рациональным изучение некоторых обобщенных структур. Общность структур адресных ЗУ особенно проявляется на статических ОЗУ. Поэтому в качестве объекта моделирования выбрано статическое синхронное ОЗУ, где длительности этапов работы жестко связаны с синхросигналами системы. Их достоинством является высокое быстродействие, а типичной областью использования - схемы кэш-памяти, буферы FIFO и LIFO, память данных небольшой емкости для микроконтроллеров, быстродействующих коммуникационных средств и т.п.
Для статических ОЗУ характерны
структуры 2Б, ЗБ, 2БМ и блочные структуры на их основе [4]. Статическая память смоделирована в соответствии с её реальным физическим устройством и кроме запоминающих элементов включает такие узлы, как формирователь адреса записи/считывания, формирователь импульса записи, коммутатор адресов записи/считывания, дешифратор адреса ячейки памяти, коммутатор ввода-вывода [5]. Модельная реализация СОЗУ для ЗБ структуры представлена на рис. 1. Все запоминающие элементы (ЗЭ) сосредоточены в матрице модуля. Объём модуля памяти составляет 16 байт и может быть расширен путём объединения их в блоки, модель функционирует в режиме реального времени.
Каждый элемент памяти в модуле способен хранить одно восьмиразрядное двоичное число. Субмодель отдельного ЗЭ с четырьмя входными каналами представлена на рис.2. Первый канал на входе формирует признак записи/считывания. Второй и третий - сигналы активации строки и столбца на пересечении, которого находится ЗЭ. Четвертый - данные, которые предстоит записать в ячейку. Сигналы блоков «00000000» обнуляют содержимое ячейки и устанавливают выходной сигнал в «0». Блоки “БлукИ” активизируют режим чтения/записи и обнуляют выходной сигнал.
Рис.1. Структура СОЗУ типа 3D с многоразрядной организацией
on—►
In Byte
( 1 > Write
[0 0 0 0 0 0 0 0]
4n_-
M e m о ry
Л
Memoryl
П
M emory2
П
M етогуЗ
П
Memory4
П
M emoiy5
П
M e m о губ
П
Memory7
Ini J Outl
Trigger
Ini $ Outl
Trigger!
Ini $ Outl
Trigger2
Ini $ Outl
Trigger3
Ini $ Outl
Trigger^
Ini $ Outl
T гіддегб
Ini £ Outl
Triggers
Ini I Outl
Trigger7
□ utByte
[□ О О О О 0 0 0]1
Constant
Рнс.2. Структура 8-ми разрядной ячейки памяти
Как правило, число ЗЭ равно двойке в целой степени (п). Каждый конкретный ЗЭ имеет свой адрес, заданный п - разрядным двоичным числом. В модельном модуле код адреса разрядностью п=4 де-
лится на две половины, каждый из которых декодируется отдельно в “Row Decoder” и “Col Decoder” (рис.1). Субмодель декодеров представлена на рис.З.
OperatoiS
Рис.З. Структура декодера адреса строки/столбца ячеек памяти
а)
о-
WrttcFug
б)
2
ІпОліл
Logical
Op*<itoi1
Log. ел I Ор*г«4об
Log IOJI Operator
Logical Operato/3
AND
LogiCJl
OptratoKi
■і-Г”
ANb
Logiooi
OpCfJtOlS
AND
Loflioal
OpoiatoO
Mux
Logical
Op*«1oi7
OuttW*
Еп*Ы»
DeMux
DeMux
Рис.4. Структура блоков синхронизации по синхроимпульсам тактового генератора: а) при записи данных; б) при считывании
WritaF I а g
Рис.5. Пример использования модуля памяти для моделирования работы ОЗУ
Выбирается запоминающий элемент, находящийся на пересечении активных линий выходов обоих дешифраторов. Таких пересечений будет в нашем случае
2” “х2” “=2” [4] Суммарное число выходов обоих дешифраторов составит 2п/2+1=8. Сам адрес строки и столбца передается по мультиплексированной шине адреса “Address” (рис.1). Модуль памяти снабжен двумя блоками “Sinchronization” для обеспечения его синхронной работы, т.е. моменты подачи адресов и обмена данными жестко привязаны к синхроимпульсам, поступающим от тактового генератора - Clock. Субмодель блока синхронизации приведена на рис.4.
Режимом записи данных в ячейки памяти и считыванием из ячеек управляет блок “WriteFlag”. Сигнал соответствующий логической «1» характеризует режим записи, а логическому «О» - чтение. Данные из буфера “InByte” по параллельным линиям поступают ко всем ячейкам памяти.
Интегрируя все субмодели вспомогательных узлов и матрицу ЗЭ в одну интегральную схему, получим модуль памяти в виде отдельного блока, который также может являться подсистемой для памяти большего объема. Пример внеш-
ней организации отдельного блока памяти показан на рис.5, на котором и продемонстрируем работу СОЗУ.
Занесем в блок “Address Of Cell” адрес ячейки памяти, с которой будет производиться работа. Первые два числа - это номер строки, вторые два - номер столбца. В блок “Byte Of Data” занесем восьмиразрядное число, которое необходимо записать в память. Для синхронизации работы всех элементов модуля памяти к нему подключен источник прямоугольных импульсов “Clock”. После настройки блока “Clock” он имитирует основной тактовый генератор. Блок “Signal Subsistem” формирует сигнал, по которому записываемая информация должна быть сохранена в памяти. Для визуализации прохождения всех сигналов во времени и записываемой/считываемой информации модель дополнена четырехвходным осциллографом “Scope”. Временные диаграммы процессов чтения и записи приведены на рис.6. Осциллограммы показывают, что мы полностью достигли цели разработки - наша модель формирует оба режима работы СОЗУ.
£ | С 2.
? S
1.5
1
as
о
-as
1.6
0.5
и
Єі.
I
■as
X ^ U
с Ї-. х
Я а: £
•с го
^ Ъ
Э С fe
со
1.6
05
■as
5:
X
Сс
I
£
&
3
ї
1.S
1
as
о
•as
10
18
Рис.6. Временные диаграммы процессов чтения и записи
ЛИТЕРАТУРА
1. М.В. Чаусов, С.С. Смирнов, С.М. Чаусова. Учебная модель микропроцессора. Региональное приложение к журналу - Современные наукоемкие технологии. №1, 71-77 с. - Иваново 2009
2. В.Г Потемкин. МАТЬАВ 6: среда проектирования инженерных приложений. М.: ДИАЛОГ-МИФИ, 2003.-448 с.
3. В. Дьяконов. 8шш1іпк 4. Специальный справочник. - СПб: Питер, 2002.-528 с.
4. Е.П. Угрюмов. Цифровая схемотехника: Учеб. Пособие для вузов. - 2-е изд., перераб. и доп. -СПб.: БХВ-Петер бур г, 2005. - 800 с.: ил.
5. О.Н. Партала. Цифровая электроника. Изд. Наука и техника. Санкт-Петербург, 2000. - 208 с.: ил.
STUDY MODEL OF STATIC RANDOM ACCESS MEMORY DEVICE FUNCTIONING
M. Chausov, S. Smirnov, S. Chamova
Computer modeling of the static RAM functioning on the basis of Simulink application package programs in the MatLab media.
Keywords: computer modeling, Simulink, MatLab media.
