CC BY
3
УДК 621.3.076.7
DOI: 10.24412/2071-6168-2024-3-366-367
ЦИФРОВОЙ ДЕЛИТЕЛЬ ЧАСТОТЫ ИМПУЛЬСНЫХ СИГНАЛОВ С ДРОБНЫМ КОЭФФИЦИЕНТОМ ДЕЛЕНИЯ
А.В. Фролов, А.В. Боцманов, Г.Е. Шевченко
Представлены результаты исследования устройств и алгоритмов деления частоты цифровых сигналов с дробным переменным коэффициентом деления. Предложены устройства деления частоты цифровых сигналов с дробным коэффициентом деления и относительно равномерным распределением импульсов в пределах периода выходных сигналов. Представлены результаты моделирования работы указанных устройств в симуляторе SimInTech. Проведён анализ предложенных устройств и алгоритмов деления частоты цифровых сигналов. Показано, что сигма-дельта модулятор обладает оптимальными характеристиками для реализации на его основе устройств деления частоты.
Ключевые слова: делитель частоты, цифровой сигнал, дробный коэффициент деления, переменный коэффициент деления, сигма-дельта модулятор, SimInTech, алгоритм, схема.
Делители частоты нашли широкое применение в различных цифровых устройствах для построения синхронных генераторов тактовых и иных сигналов из сигналов одного высокоточного задающего генератора, например, для синхронизации работы процессора, с работой модулей связи (USB, UART, I2C, SPI, Ethernet и др.), аналого-цифровых преобразователей, таймеров, широтно-импульсных модуляторов и других периферийных устройств. Для синхронного управления дискретными исполнительными механизмами также используются синтезаторы цифровых синхроимпульсов. Так в системах автоматики большое распространение получили шаговые электродвигатели (ШД), для управления которыми используются драйверы ШД. Драйвер при поступлении входного сигнала управления обеспечивает такое изменение токов обмоток ШД, при котором ротор ШД поворачивается на минимальный угол (обычно 1,8° или меньше). Поэтому задача управления ШД сводится к генерации заданного количества импульсов управления с заданной частотой (частота определяет скорость вращения ротора ШД, а количество импульсов - угол поворота ротора). Так как частота вращения вала ШД должна изменяться с малой дискретностью, то необходимо также менять частоту импульсов управления с малой дискретностью [13; 15]. Таким образом, задача разработки цифровых синтезаторов синхросигналов с постоянной частотой является актуальной задачей цифровой схемотехники, а задача разработки синтезаторов с переменной частотой синхросигналов является актуальной для систем управления исполнительными электромеханическими устройствами.
При разработке схем делителей частоты необходимо учитывать не только параметры качества полученного сигнала, но и сложность или ресурсоёмкость полученных схем при их реализации «в железе» или в виде алгоритма для программируемых устройств (программируемых логических интегральных схем ПЛИС, микроконтроллеров, программируемых логических контролеров ПЛК и т.д.). Поэтому представляет интерес разработка схем делителей частоты с произвольным переменным коэффициентом деления в базисе простейших арифметических и логических функций.
Существующие схемы и алгоритмы деления частоты. Известно достаточно большое количество аппаратных технических решений в области делителей частоты с применением аналоговых схем одновибраторов с регулируемой длительностью импульса, схем фазовой автоподстройки частоты [5; 6] и им подобных. Но в цифровой схемотехнике их применение затруднено из-за применения аналоговых органов управления, аналоговых формирующих цепей, низкой стабильностью параметров формирующих цепей и других особенностей аналоговой схемотехники. Кроме того, применение принципов работы аналоговых узлов при написании программ для ПЛК затруднено. Наиболее перспективное направление - разработка цифровых схем и алгоритмов работы делителей частоты цифровых сигналов.
Построение цифровых делителей опорной частоты с целочисленным коэффициентом деления не представляет сложностей и реализуется методом автосброса с помощью счётчика с фиксированным коэффициентом счёта [7; 11] или с переменным коэффициентом счёта [1 - 3], например, с применением компаратора. Но данный способ синтеза частоты в промышленной автоматике не находит широко применения по следующей причине. При построении современных систем автоматического управления разработчики стараются использовать серийно выпускаемые промышленные ПЛК. Но длительность их программного цикла составляет порядка 1 мс [10; 18]. Это означает, что ПЛК может менять состояние своих выходов не более, чем 1000 раз в секунду, что соответствует максимальной частоте сигналов 500 Гц. Применение делителя частоты с целым коэффициентом деления позволяет получить сигналы с частотой 500 Гц. 250 Гц, 125 Гц и т.д. То есть шаг получаемой сетки частот будет переменным и большим в области больших частот. Для получения сетки частот с шагом 1% максимальная частота выходных сигналов будет составлять порядка 5 Гц, что очень мало для управления шаговыми электроприводами. Поэтому необходимо разработка делителя частоты с дробным коэффициентом деления.
Деление частоты на дробный коэффициент деления связано с рядом проблем. Например, вследствие того, что передние и задние фронты выходного сигнала формируются из передних или задних фронтов сигналов опорной частоты (чаще всего, выходные сигналы получаются за счёт пропускания или задерживания входных сигналов), получить выходные сигналы с неизменной частотой технически невозможно (рис. 1). Поэтому задача получения сигнала с заданной частотой заменяется на задачу получения сигнала с переменной частотой, но минимальной нестабильностью (джиттером).
Представляет интерес алгоритм деления частоты на 1,5 и 2,5 [12], который использует как передний, так и задний фронты входного сигнала для формирования выходных сигналов. При этом получаются импульсы с неизменной скважностью (равной 3 и 2,5) и неизменной длительностью (равной 1 и 2 длительностям входного сигнала). Но данный алгоритм не позволяет реализовать произвольный коэффициент деления, кроме того, длительности выходных сигналов зависят от выбранного коэффициента деления.
Известны схемы делителей частоты с дробным коэффициентом деления [7; 17; 22], использующие два делителя (или один делитель с изменяемым коэффициентом деления) и коммутатор (рис. 1).
N
В 20
5
Q
CLX
сгз
кож
Jx SUI
► R
СТ1 ►ia*
► К о»
На
стг
CLK К
М ах к к
(DIV
► + i*
Рис. 1. Модели делителя частоты с переключаемым коэффициентом деления в программе БШЫТеек: а - делителя; б - счётчиков СТ1, СТ2; в - счётчика СТ3; г - делителя частоты /ОТУ
Математический алгоритм работы рассматриваемого делителя можно описать следующим образом. Считаем, что за время периода на вход схемы поступило М импульсов. В течение части периода Q на выход схемы прошло Ы1 = ^ входных сигналов (при этом Ы1 - целое число, если отношение ^ получается дробным, необходимо округлить его в меньшую сторону). В течение оставшейся части периода М — Q на выход схемы прошло Ы2 = входных сигналов (при этом полученное значение Ы2 необходимо округлить в меньшую сторону до целого числа). Итого, за период на выход схемы поступает Ы0 = Ы1 + Ы2 = ^ + ^^ импульсов из М входных импульсов. Следовательно, коэффициент деления определяется следующим образом:
м
К = ± =
No
+ (1) м"1" N+1
Поэтому для получения требуемого коэффициента деления необходимо соответствующим образом подобрать в выражении (1) коэффициенты М, Q и Ы, с учётом того, что они должны быть натуральными числами. Кроме Ч М~Ч Л
того, если отношения — и получаются дробными, то это может привести к потере выходного импульса в моменты переключения коэффициентов деления делителей. То есть данная схема и алгоритм деления частоты отличается сложностью расчётов вышеуказанных коэффициентов, что ограничивает применение данной схемы в чистом виде в практике. Кроме того, при завышении длительности периода (М) данный алгоритм приводит к длительной генерации сигналов то одной, то другой частоты (рис. 2), что применительно к работе ШД будет означать вращение вала ШД с заметными изменениями скорости.
о
2
* 1.5
1 1
I 0.5 С
О
2
* 15
1 1
I 0.5 0
40 44 48 52 56 60 64 Время tc
72 76 80
72 76 80
40 44 48 52 56 60 64 Время t с
а 6
Рис. 2. Диаграммы работы делителя частоты с переключаемым делителем с коэффициентом деления 1,25: а - с периодом 5 импульсов; б - с периодом 20 импульсов
В связи с актуальностью темы исследования, в статье приводятся результаты разработки схем делителей частоты и исследования их параметров.
Описание схем деления частоты
Авторами разработаны следующие схемы делителей: на счётчиках и алгебраических делителях; с применением сигма-дельта модулятора (СДМ) первого порядка [9; 14; 16; 19 - 21]; а также их варианты (рис. 3).
Первая схема (рис. 3,а) спроектирована исходя из технического описания алгоритма работы делителя, то есть делитель должен пропускать некоторые синхросигналы CLK на выход Out, а некоторые задерживать таким образом, чтобы обеспечить коэффициент деления частоты К, равный отношению количества входных синхросигналов (N), к количеству выходных сигналов (М): К =
б
а
_р— н
хз
иг
>
гэ
о
JJ
ii-
lD—
г
11
а
б
в
г
д
Рис. 3. Схемы делителя частоты на языке FBD (ГОСТ Р МЭК 61131-3): а-на счётчиках с операциями с плавающей запятой; б - на счётчиках с целочисленными операциями; в - на СДМ с двумя задающими входами; г - на СДМ с одним задающим входом; д - на СДМ с целочисленными операциями
Для этого делитель содержит счётчики количества входных сигналов CTN1, выходных сигналов CTN2, алгебраический делитель fDIV (рассчитывающий реальный коэффициент деления) и компаратор fGT, сравнивающий реальный коэффициент деления с заданным. Для формирования выходных сигналов с длительностью, равной длительности сигнала синхронизации, в схему включён соответствующий элемент «И», включённый последовательно с выходом Out. То есть алгоритм работы делителя описывается следующим образом:
Out = (^ > Kj &(CLK = 1). (2)
Для исключения переполнения счётчиков в схеме делителя предусмотрен блок обнаружения равенства заданного и реального коэффициентов деления (на компараторах fGT и логических OR и NOT), формирующий сигнал сброса счётчиков по достижению конца периода последовательности выходных сигналов. Для исключения операции деления на ноль в схеме делителя предусмотрен блок замены нуля на 0,1 на элементах fGT и fSEL.
368
Основной недостаток спроектированной схемы - применение операции для чисел с плавающей запятой (особенно, операции деления), так как эти операции отличаются высокой ресурсоёмкостью (при программной реализации алгоритма) или необходимостью применения специальных вычислительных процессоров (при аппаратной реализации схемы). Для исключения этого недостатка заменим выражение (2) на выражение с целочисленными операциями (рис. 3,6):
ОМ = (ММ0 > МN0)&(СЬК = 1) где Ы0 и М0- числитель и знаменатель заданного коэффициента деления:
К = ^
м0
Другая схема делителя частоты (рис. 3,в) выполнена с использованием сигма-дельта модулятора (СДМ).
На элементах ЯТЯЮ1 (детекторе переднего фронта синхросигнала), [БЕЬ (мультиплексоре), [АОй (сумматоре)
выполнен синхронный интегратор. Кроме указанного интегратора СДМ содержит: компаратор /СГ, Б-триггер
DTRlG1, мультиплексор [БЕЬ, вычитатель [Бив. СДМ формирует последовательность нулей и единиц, при этом
м„ 1 „
среднее значение выходного сигнала равно: пс„ = — = —. Для получения выходной импульсной последовательности
к
необходимо пропускать синхросигналы на выход при выходном значении СДМ, равном единице, и задерживать синхросигналы в иных случаях. Для этого в схеме предусмотрен коммутатор на элементе АЫй.
Схема на рис. 3,е может быть изменена путём замены двух входов МО и N0 на один вход, заменив М0 = 1 и N0 = К. При этом на вход интегратора поступает одно из двух значений входного сигнала: 1 или 1 — К. Для исключения необходимости расчёта значения 1 — К в каждом цикле вычислений, его можно подавать непосредственно на вход задания коэффициента деления (рис. 3,г).
Схема делителя на рис. 3,е использует математические и логические операции с целыми знаковыми числами (при условии, что МО и N0 целые числа), а схема на рис. 3,г использует математические операции с числами с плавающей запятой. Но вторая схема не содержит блока вычитателя. Кроме того, в ряде ПЛК отсутствует знаковый целочисленный тип переменных (есть целочисленные беззнаковые переменные, а также знаковые переменные с плавающей запятой), поэтому преимущество схемы на рис. 3,е в виде отказа от переменных с плавающей запятой реализовать удаётся не всегда. В остальном обе схемы на рис. 3,е и 3,г содержат минимум элементов. Для реализации алгоритма деления с использованием СДМ и целочисленных математических операций можно использовать схему на рис. 3,е с учётом того, что при переходе к отрицательным значениям переменных происходит переполнение разрядной сетки. Так для и-битного целого беззнакового числа отрицательное значение будет представлено следующим образом: - р = 2п — р. С учётом вышесказанного, схема делителя модифицируется до схемы на рис. 3Д
Моделирование работы схем (рис. 4, 5) показывает, что все схемы делителей формируют одинаковые
сигналы.
Анализ параметров выходных сигналов делителей частоты. Основной параметр делителя - коэффициент деления частоты. Все исследованные схемы обеспечивают заданный коэффициент деления частоты. Скважность сигнала или длительность паузы в большинстве случаев не является критическим параметром, так как синхронизация выполняется по переднему или заднему фронту сигнала. Технически проще реализовать регулируемый делитель частоты с неизменной длительностью выходного импульса и переменной длительностью паузы вместо делителя с меандровыми выходными сигналами. Разработанные схемы обеспечивают одинаковую длительность импульса, равную длительности импульса синхросигнала.
Для оценки качества полученных схем в работе исследовались: минимальный период импульсной последовательности, максимальный джиттер (максимальный скачок частоты внутри периода) и количество джиттеров за период. Период определялся с помощью анализа автокорреляционной функции (АКФ):
Ви (п) = Щ ОиЬ1 • ОиЬ1_п,
где Ви(п) - автокорреляционная функция; п - величина смещения последовательности импульсов; N - количество анализируемых импульсов в последовательности (период последовательности).
Анализ АКФ показывает, что период полученных последовательностей импульсов соответствует числителю коэффициента деления К, при условии, что коэффициент деления представлен в виде неправильной несокращаемой дроби (К = —). При целых значениях коэффициента деления (при М0 = 1) последовательность выход-м0
ных импульсов не содержит дополнительных гармоник и джиттеров частоты. В иных случаях разработанные схемы обеспечивают минимально возможный период выходных сигналов. Малое значение периода выходных сигналов обеспечивает отсутствие низкочастотных спектральных составляющих в выходной последовательности, что положительно сказывается на работе дискретных электромеханических исполнительных устройств, при управлении ими с помощью выходных сигналов делителя частоты.
К показателям качества выходного сигнала делителя частоты также следует отнести степень нестабильности выходной частоты в пределах одного периода выходного сигнала, которую можно охарактеризовать количеством и величиной джиттеров (скачкообразного изменения) частоты. Для выполнения этого анализа использовались гистограммы распределения пауз между выходными импульсами делителя частоты в течение одного периода. При этом длительность пауз считалась в полупериодах сигнала синхронизации. Результаты анализа скачков частоты выходных сигналов за один период показаны на рис. 6. При этом величина джиттера измерялась в полупериодах сигнала синхронизации.
Анализ рис. 6 показывает, что разработанные схемы делителей обеспечивают генерирование выходных сигналов с величиной джиттера не более 1 периода сигнала синхронизации, а количество джиттеров зависит от коэффициента деления и для большинства исследованных коэффициентов деления не превышает двух джиттеров за период (за исключением коэффициента деления 10/7).
Ресурсоёмкость схем делителей. Как видно из рис. 3, разработанные схемы содержат разное количество разных по сложности функциональных блоков (табл. 1). Анализ табл. 1 показывает, что схемы на рис. 3,е - 3,д содержат меньше количество устройств и эти устройства более простые. Наиболее простая схема представлена на рис. 3,д, так как она не содержит наиболее схемотехнически сложные устройства суммирования и вычитания чисел с плавающей запятой.
:&
► 12.34
1234
ид
к
1
#
> ► дг
- Дг
МО
»• 1234 А
10 N0
» 12 34
Й1
* & Л-С
а
б
&
4
МО
14 N0
;; 1 -
ох к
к
#
►
>+Е о
: >
н
►■и ► с
#
о
к
► Д1
2
ЙЗ
1
5 И
-1.5
Г1-к1—4-
М
► Дt
Рис. 4. Модели схем делителей частоты на счётчиках в программе 8ж1пТес1г: а-на счётчиках с операциями с плавающей запятой; б - на счетчиках с целочисленными операциями; в - на СДМ с двумя входами; г - на
СДМ с одним входм
СЬК Ои1
ськ
Ои(
С1Ж
С1Ж
С1Ж ОтИ
иииииииии
Л [ и и и
тпп
гт
[I
шиш
ЦП
0"
ипи
гг
ськ
Ои1 СЬК Ои1 СЬК
СЬК
СЬК
от
и
[Г
[Г
[I
ста
ста
ггл
Рис. 5. Диаграммы входныгх и выгходныгх сигналов делителей частоты1 с коэффициентами деления: а -10; б - 5; в - 10/3; г - 5/2; д - 2; е - 5/3; ж - 10/7; з - 5/4; и - 10/9; к -1
в
г
а
е
б
в
з
г
и
д
к
£ i
О
II 1111
м!
£ е. 4
Sí,
т Г J
к _
а ¡0 5 ¡0/3 5/2 2 513 10/7 5/4 ЮТ 1 10 5 ] 0/3 512 2 5/3 10/7 5/4 ¡0/9 1
К~о?ффнинен I деления частоты КЬ ¡ффнпщчи деления чистоты
а б
Рис. 6. Зависимости величины джиттера частоты и количества джиттеров за период в выходном сигнале делителя частоты от коэффициента деления частоты: а - величина джиттера; б - количество
джиттеров
Таблица 1
Сравнительная оценка сложности схем делителей частоты_
Количество функциональных блоков
Логические Целочисленные С плавающей запятой
Схема (рис Детектор фронта Счётчик Логический элемент Мультиплексор Триггер Компаратор Сумматор / вычитатель Умножитель Делитель Компаратор Сумматор / вычитатель Умножитель Делитель
3,а 1 2 4 1 ... ... ... ... ... 3 ... ... 1
3,б 1 2 3 ... ... 2 ... 2 ... ... ... ... ...
3,8 1 ... 1 2 1 ... ... ... ... 1 2 ... ...
3,2 1 ... 1 2 1 ... ... ... ... 1 1 ... ...
3,д 1 ... 2 2 1 1 2 ... ... ... ... ... ...
При оценке эффективности программной реализации алгоритмов делителей, представленных на рис. 3 необходимо знать ресурсоёмкость операций, предусмотренных алгоритмом. Оценка затрат машинного времени (количества тактов машинного времени) представляется затруднительной, так как разные процессоры имеют разную архитектуру и разную длительность выполнения операций. Поэтому для оценки затрат машинного времени были проведены натурные испытания с использованием ПЛК ОВЕН ПР-200, в который загружалась схема исследуемого делителя и для неё с помощью программы OWEN logic определялись следующие показатели: количество используемых функциональных блоков (ФБ); количество используемых переменных (Пер.); требуемый объём ПЗУ (ПЗУ); требуемый объём ОЗУ (ОЗУ). Так как ПЛК рассчитывает время программного цикла с дискретностью 1 мс, то для оценки скорости работы алгоритма в ПЛК загружалась программа, состоящая из 100 последовательно соединённых делителей частоты одного типа с одинаковыми параметрами. Далее средствами ПЛК определялась длительность программного цикла (Г). Результаты исследований представлены в табл. 2.
Таблица 2
Сравнительная оценка алгоритмов делителей частоты_
Схема (рис.) Занимаемые ресурсы
ФБ Пер. ПЗУ, кБ ОЗУ, кБ T, мс*
3,а 3 42 1416 1936 14
3,б 3 40 1364 1928 11
3,8 2 39 1312 1924 10
3,2 2 38 1288 1920 9
3,д 2 38 1300 1924 10
* - длительность цикла измерена для 100 последовательно соединённых делителей частоты
Анализ ресурсоёмкости показывает, что схемы на рис. 3,е - 3,д требуют минимальное количество вычислительных ресурсов, при этом самая наименее ресурсоёмкая схема - на рис. 3,г.
Заключение. Известная схема делителя частоты на делителе с переключаемым коэффициентом деления отличается сложной методикой расчёта значений числовых параметров схемы, задающих коэффициент деления, а также возможным увеличенным периодом выходных сигналов при ошибочном расчёте указанных параметров.
Разработанные схемы делителей на счётчиках и сигма-дельта модуляторе формируют одинаковые, оптимальные с позиции равномерности распределения импульсов в выходной последовательности, выходные сигналы и обеспечивают требуемый переменный дробный коэффициент деления частоты. Коэффициент деления частоты может быть задан в виде одного дробного числа, либо в виде отношения двух целочисленных коэффициентов. Разработанные алгоритмы и варианты схем делителей опробованы в ПЛК ОВЕН ПР-200 и в программе ВтЕпТесИ.
Разработанные схемы обеспечивают минимально возможный период выходных сигналов. Период выходных импульсов соответствует числителю Ы0 коэффициента деления К, при условии, что коэффициент деления представлен в виде неправильной несокращаемой дроби (К =
При целых значениях коэффициента деления (при М0 = 1) последовательность выходных импульсов не содержит дополнительных гармоник и джиттеров частоты. Для остальных коэффициентов деления джиттер частоты составляет один период входного сигнала, а количество джиттеров зависит от значения коэффициента деления.
Схемы на СДМ более простые, а алгоритмы их работы более эффективные с позиции требуемых ресурсов вычислительных устройств и скорости работы. Самая простая и эффективная из исследованных схем - схема с СДМ (рис. 3,г).
Представляет интерес разработка схемы или алгоритма формирования выходных импульсов, как совпадающих с входными сигналами, так и смещёнными на половину периода этих сигналов, с целью снижения макси-
мального джиттера частоты до половины периода входных сигналов и расширения перечня коэффициентов деления частоты, при которых джиттер частоты отсутствует.
Список литературы
1. Авторское свидетельство № 1119177 A1 СССР, МПК H03K 23/00. Делитель частоты с переменным коэффициентом деления : № 3608445 : заявл. 21.06.1983 : опубл. 15.10.1984 / Н. И. Вакуленко, С. М. Герман ; заявитель Предприятие П/Я А-1221. EDN KKUJVZ.
2. Авторское свидетельство № 1322471 A1 СССР, МПК H03K 23/66. Делитель частоты с переменным коэффициентом деления : № 3998634 : заявл. 30.12.1985 : опубл. 07.07.1987 / В. А. Чистяков, Ю. М. Слепнев ; заявитель Предприятие П/Я А-7182. EDN FJAETS.
3. Авторское свидетельство № 822377 A1 СССР, МПК H03K 23/00. Делитель частоты следования импульсов с переменным коэффициентом деления : № 2812704 : заявл. 09.07.1979 : опубл. 15.04.1981 / Г. С. Власов, Л. Д. Гарин, Д. Г. Добровинская, О. Ф. Павленков ; заявитель Пензенский филиал всесоюзного научно-исследовательского технологического института приборостроения. EDN XKMLJR.
4. Анализ электромеханических систем методами имитационного моделирования / С. Н. Иванов, К. К. Ким, А. А. Просолович, М. И. Хисматулин // Ученые записки Комсомольского-на-Амуре государственного технического университета. 2021. № 3(51). С. 29-38. DOI 10.17084/20764359-2021-51-29. EDN CLTWBH.
5. Браун, Д. Новые экономичные синтезаторы с дробно-переменным коэффициентом деления / Д.Браун. -Новости микроэлектроники, URL: http://www.chipnews.ru/html.cgi/arhiv/99_02/stat_11.htm (Дата обращения: 24.03.2024). - Доступ: свободный.
6. Делитель частоты с регулируемым коэффициентом деления. [Электронный ресурс] URL: https://www.rlocman.ru/shem/schematics.html?di=51065 (дата обращения: 24.03.2024).
7. Дингес, С. Делители частоты. Часть 1. Основные сведения о делителях частоты / С. Дингес, В. Кочема-сов // Компоненты и технологии. 2019. № 2(211). С. 6-16. EDN ZBZNOX.
8. Иванов, С. Н. Расчёт надёжности привода линейного перемещения машиностроительного оборудования / С. Н. Иванов, К. К. Ким, М. Ю. Сарилов // Ученые записки Комсомольского-на-Амуре государственного технического университета. 2019. Т. 1, № 3(39). С. 75-80. EDN CUDHCW.
9. Колесников, Д. В. Анализ характеристик verilog-модели сигма-дельта модулятора / Д. В. Колесников, Е. Н. Бормонтов, Е. В. Невежин // Энергия - XXI век. 2012. № 1-2(82-83). С. 58-63. EDN ZCPFQB.
10. Лепехина, С. Ю. Комплекс алгоритмов работы системы управления роботизированного комплекса трёхмерной печати / С. Ю. Лепехина, С. И. Сухоруков, Ю. А. Давыдов // Ученые записки Комсомольского-на-Амуре государственного технического университета. 2023. № 1(65). С. 68-75. DOI 10.17084/20764359-2023-65-68. EDN CAMXVW.
11. Микушин А.В. Схемотехника цифровых устройств: учебное пособие / А. В. Микушин, В. И. Сединин. Новосибирск: Сибирский государственный университет телекоммуникаций и информатики, 2007. 327 с. EDN XQAVIV.
12. Организация делителя частоты с дробным коэффициентом деления в объёме ПЛИС. [Электронный ресурс] URL: https://habr.com/ru/articles/306132 (дата обращения: 24.03.2024).
13. Особенности проектирования малоинерционных электромеханических приводов / С. Н. Иванов, Н. А. Буньков, А. А. Дадынский, А. В. Горбунов // Ученые записки Комсомольского-на-Амуре государственного технического университета. 2019. Т. 1, № 1(37). С. 10-15. EDN JMXOVZ.
14. Способ анализа работы сигма-дельта модулятора во временной области / И. Я. Апкаев, О. И. Лазарева, К. Ю. Пискаев, М. С. Хитрых // Современные информационные технологии. 2022. № 35(35). С. 57-62. DOI: 10.46548/CIT-2022-0035-0016. EDN DUWDTR.
15. Стельмащук С.В. Согласованное управление устройством транспортировки ленты с модальными регуляторами / С. В. Стельмащук, Д. В. Капустенко // Ученые записки Комсомольского-на-Амуре государственного технического университета. 2019. Т. 1, № 2(38). С. 28-40. EDN WVAJOX.
16. Толкачев, П. А. Анализ сигма-дельта модулятора // Автоматизация. Современные технологии. 2016. № 5. С. 38-42. EDN VTFAEF.
17. Тыщук Ю.Н. Разработка цифрового делителя частоты с дробным коэффициентом деления в 130 нм sige BICMOS технологии / Ю. Н. Тыщук, А. С. Кожемякин, А. Г. Говенько // Современные проблемы радиоэлектроники и телекоммуникаций. 2019. № 2. С. 142. EDN WJSMXR.
18. Хрульков В.Н. Особенности реализации нечётких алгоритмов управления на базе программируемых логических контроллеров / В. Н. Хрульков, С. П. Черный // Ученые записки Комсомольского-на-Амуре государственного технического университета. 2022. № 1(57). С. 52-62. DOI 10.17084/20764359-2022-57-52. EDN OCPYLO.
19. Чувыкин Б.В. Методика определения низкочастотных периодических колебаний в однобитных сигналах сигма-дельта модуляторов / Б. В. Чувыкин, И. А. Долгова, И. А. Сидорова // Прикаспийский журнал: управление и высокие технологии. 2014. № 2(26). С. 174-181. EDN SHFYHN.
20. Шахтарин Б.И. 77-30569/307193 Анализ сигма-дельта модулятора / Б. И. Шахтарин, А. А. Быков, А. А. Ковальчук // Наука и образование: научное издание МГТУ им. Н.Э. Баумана. 2012. № 1. С. 28. EDN OWGPKR.
21. Шахтарин Б.И. Анализ сигма-дельта модулятора с одной петлёй / Б. И. Шахтарин, А. А. Иванов // Научный вестник Московского государственного технического университета гражданской авиации. 2008. № 126. С. 74-86. EDN KVVGTH.
22. Шахтарин Б.И. Анализ синтезатора частот с дробно-переменным коэффициентом деления делителя / Б. И. Шахтарин, Е. Г. Качармина, В. В. Вельтищев // Научный вестник Московского государственного технического университета гражданской авиации. 2018. Т. 21, № 2. С. 122-131. DOI 10.26467/2079-0619-2018-21-2-122-131. EDN YWTRDG.
Фролов Алексей Валерьевич, канд. техн. наук, доцент, [email protected]. Россия, Комсомольск-на-Амуре, Комсомольский-на-Амуре государственный университет,
372
Боцманов Антон Вадимович, студент, [email protected], Россия, Комсомольск-на-Амуре, Комсомольский-на-Амуре государственный университет,
Шевченко Георгий Евгеньевич, студент, [email protected], Россия, Комсомольск-на-Амуре, Комсомольский-на-Амуре государственный университет
DIGITAL FREQUENCY PULSE SIGNALS DIVIDER WITH FRACTIONAL DIVISION COEFFICIENT A.V. Frolov, A.V. Botcmanov, G.E. Shevchenko
There are presented the results of a study of devices and algorithms for dividing the digital signals frequency with a fractional variable division coefficient. There are proposed the digital signals frequency dividers with a fractional division coefficient and a uniform output signals pulses distribution within the period. The article presents the results of modeling the operation of these devices in the SimInTech simulator. Devices and algorithms analysis of the digital signals frequency dividing was carried out. It is shown that the sigma-delta modulator has optimal characteristics for frequency division devices based on it.
Key words: frequency divider, digital signal, fractional division coefficient, variable division coefficient, sigma-delta modulator, SimInTech, algorithm, circuit, programmable logic controller.
Frolov Aleksei Valerevich, candidate of technical sciences, docent, Afrolov.kms@mail. ru, Russia, Komsomolskon-Amur, Komsomolsk-na-Amure State University,
Botcmanov Anton Vadimovich, student, [email protected], Russia, Komsomolsk-on-Amur, Komsomolsk-na-Amure State University,
Shevchenko Georgy Evgenievich, student, [email protected], Russia, Komsomolsk-on-Amur, Komsomolsk-na-Amure State University
УДК 621.3
Б01: 10.24412/2071-6168-2024-3-373-374
ПОДАВЛЕНИЕ ВЫСШИХ ГАРМОНИЧЕСКИХ СОСТАВЛЯЮЩИХ ПРИ ИЗМЕНЕНИИ НАГРУЗКИ В ЧАСТОТНО-РЕГУЛИРУЕМОМ ЭЛЕКТРОПРИВОДЕ
Д.Ю. Шакиров, Т.Х. Мухаметгалеев
В современных промышленных предприятиях широко распространён частотно-регулируемый электропривод, который является источником нелинейной нагрузки, которая в свою очередь может являться источником высших гармонических составляющих. В данной статье рассмотрены способы подавления высших гармоник с помощью фильтрокомпенсирующих устройств, выявлены преимущества и недостатки пассивного и активного фильтра высших гармоник. Предложена схема модели пассивного фильтра для подавления высших гармоник при изменении нагрузки в частотно-регулируемом электроприводе, показаны результаты исследования и сделан вывод.
Ключевые слова: частотно-регулируемый электропривод, источник нелинейной нагрузки, высшие гармонические составляющие, пассивные и активные фильтры высших гармоник.
Большинство современных промышленных предприятий стремятся снизить энергопотребление и улучшить качество выпускаемой продукции за счет использования частотно-регулируемого электропривода. Данный тип электропривода имеет свои преимущества и недостатки. К преимуществам можно отнести облегченный пуск двигателя, большую точность регулирования скорости двигателя. К недостаткам можно отнести относительно высокую стоимость преобразователя частоты, который, кроме того, является источником несинусоидальности напряжения и тока в питающей электросети (проблема электромагнитной совмести преобразователя частоты с питающей электросетью). Это вызвано тем, что преобразователь частоты является нагрузкой с нелинейной вольт-амперной характеристикой. Поэтому преобразователь частоты является источником высших гармонических составляющих напряжения и тока в питающую электросеть. Все это негативно влияет на качество электроэнергии, вызывает дополнительные потери энергии в системе электроснабжения [1, 2]. Кроме того, высокий уровень гармоник негативно влияет на срок службы изоляции кабелей и электрооборудования, снижает эффективность работы другого электрооборудования и может приводить к ложным срабатываниям систем защиты [3, 4].
Для подавления высших гармонических составляющих напряжения и тока используют специальные фильтры, как правило, активные и пассивные фильтры высших гармоник [5]. Активные фильтры позволяют успешно подавлять высшие гармоники, даже при изменении нагрузки в системе, это возможно благодаря микропроцессорным устройствам, аналого-цифровым и цифро-аналоговым преобразователям, которые входят в состав активного фильтра. Однако сложное устройство данного фильтра вызывает высокую стоимость подобных фильтров. Помимо этого, активный фильтр требует сложной настройки и обучения алгоритма адаптации, а необходимость время от времени калибровать аналого-цифровой преобразователь может и вовсе оттолкнуть от выбора данного типа фильтра [6,7].
Состоящие из неактивных элементов (индуктивность, емкость, активное сопротивление) пассивные фильтры высших гармоник являются альтернативой активным. Одним из главных преимуществ пассивных фильтров является простота конструкции, как следствие низкая стоимость, высокая надежность и долговечность. Главным недостатком данного типа фильтров является не эффективность подавления высших гармоник при изменении нагрузки, так как данный тип фильтров настраивается конкретно на определенный случай [8, 9].
373
