CC BY
2
КОМП'ЮТЕРНА 1НЖЕНЕР1Я_
УДК 681.325
СРАВНИТЕЛЬНЫЙ АНАЛИЗ АППАРАТУРНЫХ ЗАТРАТ И БЫСТРОДЕЙСТВИЯ СХЕМНЫХ РЕАЛИЗАЦИЙ ПРЕОБРАЗОВАТЕЛЕЙ КОДОВ НА РЕГИСТРАХ СДВИГА ВАРЕЦА В.В., ЛИТВИНОВА Е.И., КАКУРИНН.Я. Рассматриваются различные структуры преобразователей кодов на базе регистров сдвига. Предлагаются математические модели основных узлов специализированных преобразователей кодов - формирователей эквивалентов. Постановка задачи
В устройствах сопряжения цифровых блоков, функционирующих в различных системах счисления, а также в информационно-управляющих системах целесообразно использовать специализированные преобразователи кодов (СПК). При применении СПК в качестве предпроцессора для преобразования чисел из десятичной системы в двоичную быстродействие центрального процессора не будет снижаться. Быстродействие и аппаратурные затраты СПК в большей степени определяются методом преобразования. К числу наиболее гибких методов преобразования относится метод накопления эквивалентов, позволяющий за счет выбора числа шагов преобразования, величин шагов числа блоков СПК и схемного решения (на базе счетчиков, регистров сдвига) регулировать соотношение аппаратурных затрат и числа тактов преобразования. В данной работе рассматривается способ повышения быстродействия трех типов СПК на регистрах сдвига: однокодерный СПК с 5-ю тактами преобразования, 2-кодерный СПК с 3-мя тактами преобразования и 4-кодерный СПК с 2-мя тактами преобразования, основанный на учете младшего разряда преобразуемого кода, что позволяет сократить число тактов преобразования до 4-х, 2-х и 1-го соответственно. Предложены и обоснованы математические модели основных узлов этих СПК - формирователей эквивалентов (ФЭ). Структуры и функционирование СПК на регистрах сдвига
В устройстве преобразование числа выполняется за два этапа: на первом этапе происходит преобразование первых бит всех старших разрядов, затем выполняется правый сдвиг на один такт и преобразуются все вторые биты; затем снова производится сдвиг и преобразуются третьи биты вновь после сдвига происходит преобразова-
ние четвертых бит всех старших преобразуемых цифр. После четвертого сдвига выполняется трансляция младшего разряда преобразуемого числа, что и является вторым этапом. Таким образом, на преобразование четырехбитовых цифр затрачивается 5 тактов.
Преобразователь содержит группу из п разрядных регистров 1 сдвига, где п - разрядность входного кода, параллельные информационные входы которого являются входами преобразователя; генератор 2 импульсов, содержащий прямой П, инверсный И, прямой задержанный ПЗ выходы; группу из п триггеров 3 состояния, при этом информационные входы >го триггера 3 состояния ^=1,2,...,п) соединены с выходом первого бита ьго разрядного регистра 1; сдвига, входы сдвига которого соединены с инверсным выходом генератора 2 импульсов; накапливающий сумматор 4, выполненный из комбинационного двоичного сумматора 5 и регистра 6 результата, выходы которого являются выходами преобразователя и соединены с соответствующими вторыми входами комбинационного двоичного сумматора 5, первые входы которого являются информационными входами накапливающего сумматора 4 (рис. 1). ФЭ 7 состоит из шифратора 8, суммирующего счетчика 10 импульсов с предустановкой и комбинационного сдвигателя 9, выполненного на мультиплексорах. Первые входы комбинационного двоичного сумматора 5 соединены с соответствующими выходами сдвигателя 9. Выходы комбинационного двоичного сумматора 5 соединены с входами регистра 6 результата, синхровход которого соединен с прямым задержанным выходом генератора 2 импульсов; его прямой выход соединен с синхровходом группы триггеров 3 состояния, прямые выходы которых соединены с входами информационной группы входов ФЭ 7. Управляющие входы сдви-гателя 9 соединены с соответствующими выходами суммирующего счетчика 10 импульсов, а синхровход соединен с прямым выходом генератора 2 импульсов. Информационные входы сдви-гателя 9 соединены с соответствующими выходами шифратора 8, выход L которого соединен со входом D0 L-го мультиплексора сдвигателя 9, со входом D1 ^+1)-го мультиплексора, со входом D2 ^+2)-го мультиплексора, со входом D3 ^+3)-го мультиплексора. Оставшиеся свободные входы мультиплексоров заземлены. Выходы мультиплексоров старших разрядов сдвигателя 9 являются информационными выходами ФЭ 7. Структурно-функциональная схема формирователя 7 эквивалентов приведена на рис. 2.
1 -2
1| 3 4
г£>
1 2
11+1 3 4
3| со
3|+1
Рис. 1. Структура однокодерного СПК на регистрах сдвига
С1_
С2_
D0 10
D1
D2 С14 1
D3 2
? V
V
Я
D МХ
D1 D2 111 F
D3
D0 D1 МХ
D2 D3 112 F
Л,
А2
D МХ
D1 D2 113 F
D3
D0 D1 МХ
D2 D3 114 F
А
А2
D0 МХ
D1 D2 115 F
D3
D0 D1 МХ
D2 D3 116 F
А1
А2
D0 D1 МХ
D2 D3 117 F
А1
А2
Рис. 2. Структурная схема формирователя эквивалентов
Однокодерный СПК работает следующим образом. Группа триггеров 3 состояния фиксирует значение первых выходов соответствующих старших разрядных регистров 1.
Так как в конкретном случае п=2, К=12, то диа-
2
пазон изменения входного кода - от 0 до (12^ -1) = 0 - 143(10).
Код состояний триггеров 3 может иметь четыре значения от 00 до11.
В рассматриваемом преобразователе двоично-К-ичного кода в двоичный код формирователь эквивалентов 7, выполненный в виде последовательного соединения шифратора 8, счетчика 10 с предустановкой и сдвигателя 9, реализует функцию:
£ =
К °Сг + К С2, аК + аК С2 ЬК 0С + ЬК С2, сК 0С + сК С2
при j=1; приj=2; приj=3; при j=4,
(1)
где а - параметр (второй шаг преобразования); Ь - параметр (третий шаг преобразования); с - параметр (четвертый шаг преобразования); j - номер такта сдвига.
ФЭ 7 преобразует вначале в первом такте двоичный код С2 С1 триггеров состояния, соответствующих значениям бита 1 соответствующих старших разрядных регистров 1; во втором такте преобразует со сдвигом влево на один разряд (в сторону старших двоичных разрядов) код С2 С1 триггеров 3 состояния, соответствующих значениям бита 2 старших разрядных регистров 1; в третьем такте преобразует со сдвигом влево на два разряда код С2 С1триггеров 3 состояния, соответствующих значениям бита 4 старших разрядных регистров 1; в четвертом такте преобразует со сдвигом влево на три разряда код С2 С1 триггеров 3 состояния, соответствующих значениям бита 8 старших разрядных регистров 1. Рассмотрим работу устройства на следующем примере.
Пусть требуется преобразовать входной 12 -ричный код числа
А0 = 1011 1010 (2-12) = ВА(12) = 142(10). Для определенности примем значения параметров а, Ь, с равными значениям весов второго, третьего и четвертого битов тетрады, т.е. а=2, Ь=4, с=8.
ФЭ в данном случае реализует функцию:
9
Хм
4
2о
6
5
21
5
6
И
П
2
2
5
6
ПЗ
2
5
6
SDV 9
2
CD
8
2
2
2
2
2
2
S =
K C + K lC2, i = 1; 2K 0C1 + 2K lC2i = 2;
(2)
4K 0C1 + 4K C2, i = 3;
8K 0C1 + 8K C2, i = 4.
Преобразование двоичных кодов C2 C1 триггеров 3 состояния соответствует табл. 1 (К=12; a=2; b=4; c=8).
В исходном состоянии регистр 6 результата обнулен, на прямом П и прямом задержанном ПЗ выходах генератора 2 -низкий уровень; на инверсном И выходе генератора 2 -высокий уровень. Запись информации в триггеры 3 состояния с первых (младших) выходов соответствующих старших разрядных регистров 1 сдвига производится перепадом 0 - 1, т.е. по переднему фронту импульсов с прямого выхода П генератора 2; сдвиг вправо в старших разрядных регистрах 1 также производится перепадом 0 - 1, т.е. по заднему фронту импульсов с инверсного выхода И генератора 2.
Первоначальное занесение параллельного дво-ично-12-ричного кода преобразуемого числа в разрядные регистры 1 и предустановка суммирующего счетчика 10 формирователя эквивалентов 7 в состояние 11(2) = 3(10) выполняется подачей нулевого сигнала на входы V разрядных регистров 1 сдвига и на вход параллельного занесения V счетчика 10. Запись информации в регистр результата производится перепадом 1 - 0 импульса с прямого задержанного выхода ПЗ генератора 2.
С приходом переднего фронта первого положительного импульса с прямого выхода генератора 2 состояние суммирующего счетчика 10 по mod 4 изменится с 11(2) на 00(2); нулевой код триггеров 3 состояния изменится с C2 C1 = 0 0 на C2 C1 = 1 0. Этот код C2 C1 = 1 0 поступает на входы формирователя эквивалентов 7 и преобразуется в двоичный код числа 12 на выходе. Поступая с выхода ПЗ генератора 2, передний фронт первого положительного задержанного импульса ПЗ разрешит сложение чисел 0 и 12, а задний фронт этого же импульса произведет запись информации с выходов сумматора 5 в регистр 6 результата, установив на вторых суммирующих входах сумматора 5 двоичное значение числа 12.
С приходом заднего фронта первого отрицательного импульса с инверсного выхода И генерато-
Такт Триггеры Общий вид Десятичный Левый Значения
состояния эквивалента код эквивалента сдвиг выходных разрядов Y
J C2 C1 S S10 m 7 6 5 4 3 2 1
1 0 0 0 0 0 0 0 0 0 0 0
0 1 K0 1 0 0 0 0 0 0 0 1
1 0 1 1 K1 K1 + K0 12 13 0 0 0 1 1 0 0 0 0 0 1 1 0 1
2 0 0 0 0 0 0 0 0 0 0 0
0 1 aK° 2 1 0 0 0 0 0 1 0
1 0 24 0 0 1 1 0 0 0
1 1 aK1 aK1 + aK0 26 0 0 1 1 0 1 0
3 0 0 0 0 0 0 0 0 0 0 0
0 1 bK0 4 2 0 0 0 0 1 0 0
1 0 48 0 1 1 0 0 0 0
1 1 bK1 bK1 + bK0 52 0 1 1 0 1 0 0
4 0 0 0 0 0 0 0 0 0 0 0
0 1 cK0 8 3 0 0 0 1 0 0 0
1 0 96 1 1 0 0 0 0 0
1 1 cK1 cK1 + cK0 104 1 1 0 1 0 0 0
ра 2, т.е. по перепаду 1 - 0 на входах синхронизации С разрядных регистров 1 произойдет сдвиг информации в этих регистрах на один разряд, т.е. в регистрах 1 установится число: А1= 0101 0101. С приходом переднего фронта второго положительного импульса с прямого выхода генератора 2 состояние суммирующего счетчика 10 изменится с 00 на 01, а состояния триггеров 3 С2 С1 изменится с 10 на 11, что приведет к передаче сформированного CD 8 числа 13 на входы сдви-гателя 9 и к передаче его со сдвигом влево на один разряд на входы сумматора 4 (сдвиг влево на один разряд соответствует числу 26). Передний фронт второго положительного задержанного импульса с выхода ПЗ генератора 2 разрешит сложение чисел 12 и 26, а задний фронт этого же импульса произведет перезапись результата суммирования с выходов сумматора 5 в регистр 6 результата, установив на вторых суммирующих входах сумматора 5 двоичное значение числа 38. Задний фронт второго отрицательного импульса установит в разрядных регистрах
1 сдвига число: А2= 0010 0010.
С приходом переднего фронта третьего положительного импульса с прямого выхода генератора
2 состояние суммирующего счетчика 10 изменится с 01 на 10, что приведет к сдвигу влево на два разряда выходного двоичного кода шифратора 8 с помощью сдвигателя 9 и к записи в триггеры 3 состояния кода С2 С1 = 00. На входах ФЭ 7 появится двоичный код числа 0. Передний фронт третьего прямого задержанного импульса разрешит сложение чисел 38 и 0, а задний фронт
этого же импульса произведет перезапись результата суммирования с выходов сумматора 5 в регистр 6 результата, установив на вторых суммирующих входах сумматора 5 двоичное значение числа 38. Задний фронт третьего отрицательного импульса установит в разрядных регистрах 1 сдвига число: А3= 0001 0001. С приходом переднего фронта четвертого положительного импульса с прямого выхода генератора 2 состояние суммирующего счетчика 10 по mod 4 изменится с 10 на 11, а код триггеров 3 состояний - с C2 C1 = 00 на C2 C1=11. Код C2 C1=11 поступает на входы шифратора CD 8 эквивалентов и преобразуется в двоичный код числа 104. Передний фронт четвертого прямого задержанного импульса с выхода ПЗ генератора 2 разрешит сложение чисел 104 и 38, а задний фронт этого же импульса произведет перезапись результата суммирования в регистр 6 результата, установив на вторых суммирующих входах сумматора 5 двоичное значение числа 142. Задний фронт четвертого импульса с выхода И генератора 2 установит в разрядных регистрах 1 сдвига число
А4= 0000 0000. На этом процесс преобразования заканчивается. Перед каждым следующим преобразованием необходимо обнулить регистр 6 результата и выполнить запись преобразуемого двоично-12-ричного числа в регистры 1 сдвига. Быстродействие рассмотренного устройства не зависит от разрядности преобразуемого кода и для 12-ричной системы счисления не превышает 4 тактов.
Дальнейшее повышение быстродействия в известных устройствах преобразования данных может быть достигнуто путём одновременной обработки нескольких битов при преобразовании. Если в структуру СПК ввести второй подре-гистр 4 состояний третьих бит и второй кодер 92, то за счет одновременной обработки первых и третьих бит число тактов преобразования может быть уменьшено до двух. В схему СПК для суммирования составляющих эквивалентов от первых и третьих бит введем комбинационный сумматор 12. Структура двухкодерного СПК на регистрах сдвига представлена на рис. 3. Преобразователь содержит группу из n разрядных регистров 1 сдвига, где n - разрядность входного кода, параллельные информационные входы которых являются входами преобразователя, а в данном случае n=2, генератор 2 импульсов, содержащий прямой П, инверсный И, прямой задержанный ПЗ выходы, первую группу из n=2 триггеров 3 состояния, вторую группу из n=2 триггеров 4 состояния, накапливающий сумматор 5, выполненный из комбинационного
двоичного сумматора 6 и регистра 7 результата, ФЭ 8, состоящий из первого 91 и второго 92 шифраторов, суммирующего счетчика 10 импульсов с предустановкой и комбинационного сдвигателя 11.
i -2
1i 3 -
4
1 2
1 i+1 3-
4i
4i+i
12
i>
ПЗ
61 71
62 72
6з 7з
6m 7m
Рис. 3. Структура двухкодерного СПК на регистрах сдвига
Устройство работает следующим образом. Поскольку в конкретном случае п=2, К=12, то
диапазон изменения входного кода от 0 до (122 -1) = 0 - 143(10).
Группа триггеров 3 состояния фиксирует значение первых битов (выходов) соответствующих старших разрядных регистров 1; и 1;+1. Группа триггеров 4 состояния фиксирует значение третьих битов (выходов) соответствующих старших разрядных регистров 1; и 1;+1. Код состояний триггеров как первой группы 3, так и второй группы 4 может иметь четыре значения от 00 до11.
В рассматриваемом двухкодерном преобразователе двоично-К-ичного кода в двоичный код ФЭ 8, выполненный в виде последовательного соединения комбинационного сдвигателя 11, комбинационного сумматора 12, первого и второго шифраторов 91 и 92, а также суммирующего счетчика 10 импульсов с предустановкой, реализует функцию:
8
X
3
9
3i+i
9
X
10
5
2
2
2
2-
5 = Г( К 0С + К1С2) + (ЬК0 Д + ЬК ] = 1; (3) |(аК 0С1 + аК 1С2) + (сК0 D1 + сК ), ] = 2,
где а - второй шаг преобразования (вес второго бита); Ь - третий шаг преобразования (вес третьего бита); с - четвертый шаг преобразования (вес четвертого бита); j - номер такта сдвига. Первый шаг преобразования (вес первого бита) равен 1. ФЭ 8 преобразует вначале в первом такте двоичный код С2 С1 триггеров 3 состояния, соответствующих значениям бита 1, соответствующих значениям бита 1 соответствующих старших разрядных регистров 1 и двоичный код D2 D1 триггеров 4 состояния, соответствующих значениям бита 3 соответствующих старших разрядных регистров 1; во втором такте преобразует со сдвигом влево на один разряд (в сторону старших двоичных разрядов) код С2 С1 триггеров 3 состояния, соответствующих значениям бита 2 разрядных регистров 1 и двоичный код D2 D1 триггеров 4 состояния, соответствующих значениям бита 4 соответствующих разрядных регистров 1.
При использовании двоично-десятичного кода прямого замещения 8421, с=8, Ь=4, а=2, значение эквивалента на выходе формирователя эквивалентов описывается функцией:
^ = Г(К С + К С) + (4К0 D1 + 4К 1D2), ] = 1; (4) |2[( К С + К ХС2) + (4К0 Dl + 4К 1D2)], ] = 2,
где 2 перед квадратной скобкой означает сдвиг влево на один двоичный разряд с помощью комбинационного сдвигателя 11. Составляющая эквивалента, соответствующая выражению (К0С1+К1С2)), формируется в каждом такте первым шифратором 91, составляющая эквивалента, соответствующая второму выражению (ЬК^1+ЬК^2)), формируется в каждом такте вторым шифратором 92 . Сложение обеих составляющих выполняется комбинационным двоичным сумматором 12. Рассмотрим работу устройства на предыдущем примере. Пусть требуется преобразовать двухразрядный входной 12-ричный код числа А0 = 1011 1010 (212) = =ВА(12) = 142(10). ФЭ 8 при использовании кода прямого замещения 8421 реализует:
^ = Гас + 12С2) + (4 А + 48Д), ] = 1; |(2С1 + 24С2) + (8А1 + 96 А2), ] = 2.
В первом такте состояния триггеров первой группы 3 С2С1=10, что соответствует составляющей эквивалента 12; состояния триггеров второй группы 4 D2D1=00, что соответствует составляющей эквивалента 0. На выходе сумматора 12 результирующий эквивалент равен 12; этот результат будет занесен в итоговый сумматор 5.
Во втором такте состояния триггеров первой группы 3 С2С1=11, что соответствует составляющей эквивалента 13; состояния триггеров второй группы 4 D2D1=11, что соответствует составляющей эквивалента 52; на выходе сумматора 12 результирующий эквивалент равен 52+13=65. В результате левого сдвига сдвигате-лем 11 двоичного кода числа 65 на первые входы накапливающего сумматора 5 поступит число 130. В конце второго такта будет выполнено сложение чисел 12 и 130. Итоговый результат равен 142.
При одновременном анализе всех четырех бит преобразуемого числа формируется четыре составляющих эквивалента кодерами 5! - 54 и производится их попарное суммирование двумя каскадами комбинационных сумматоров 6^62 и 7. Итоговый результат заносится в накапливающий сумматор 5. Сдвигатель в структуре четы-рехкодерного однотактового СПК отсутствует. Структура однотактового СПК представлена на рис. 4.
1 з-
4 -
х+
1 2
М 1\+1 3
4
5|+1
5|+1
X1 X
X
X
31 41
32 42
3з 43
3т 4т
Рис. 4. Структура однотактового четырехкодерного СПК
ФЭ 8 при использовании кода прямого замещения 8421 в однотактовом СПК реализует функцию:
S=[(1 С1+12 С2)+(2 D1+24 D2)]+ +[(4Е1+48 Е2)+(8 F1+96 F2)]. (6)
5
6
7
5
6
5
И
2
ПЗ
2
Состояния триггеров первых бит С2С1=10 преобразуются первым кодером 5! в составляющую эквивалента 12; состояния триггеров вторых бит D2D1=11 преобразуются вторым кодером 52 в составляющую эквивалента 26; состояния триггеров третьих бит Е2Е1=00 преобразуются кодером 5з в составляющую эквивалента 0; состояния триггеров четвертых бит F2F1=11 преобразуются кодером 54 в составляющую эквивалента 104. Итоговым результатом преобразования будет число 142.
Алгоритм системного проектирования СПК на базе регистров сдвига
Аппаратурные затраты на реализацию операционного автомата любой возможной структуры одинаковы и определяются в основном разрядностью преобразуемых чисел и составляют 6 регистров сдвига и 1 регистр состояний. Затраты на управляющий автомат (УА) составляют примерно 5 корпусов и не зависят от разрядности преобразуемых чисел. Задавая каждый раз различные значения исходных данных для всех 4 разбиений, получим затраты на кодер CD, на сдви-гатель SDV, на внутренний и внешний сумматоры (СМ) (табл. 2).
Таблица 2
Затраты 6 разря- 3 раз- 2 раз- 1 раз-
дов х 1 ряда х ряда х ряд х 6
блок 2 блока 3 блока блоков
РГ 7 7 7 7
СТ 1 2 3 6
УА 5 5 5 5
СДВ 6 9 12 21
ФЭ 63 9 8 1
СМ 0 6 12 28
внутр.
СМ 6 6 6 6
внеш.
Всего 88 44 53 94
Анализ табл.2 показывает, что по критерию минимума аппаратурных затрат лучшим вариантом декомпозиции является вариант разбиения на 2 блока. На основании рассмотренного сформулируем алгоритм системного проектирования СПК на регистрах сдвига:
1. Задать в программе РТКА значения исходных данных: основание входной системы счисления; число входных разрядов; число блоков; число шагов, равное 1; значение шага, равное 1.
2. С помощью программы РТКА выполнить генерацию таблиц формирователей эквивалентов всех блоков и расчет аппаратурных затрат на реализацию функций выхода каждого блока.
3. Данные аппаратурных затрат по каждому типу корпуса ИС внести в таблицу аппаратурных затрат для каждого блока.
4. Выполнить вручную расчет числа корпусов на реализацию внешних сумматоров и дополнить таблицу затрат, полученную в п.3.
5. Перейти к п.1, изменить число блоков разбиения в исходных данных (не меняя значения остальных параметров) и далее выполнить последовательно п. 2-5 алгоритма.
6. На основании суммарного числа корпусов всех блоков и всех разбиений выбрать оптимальный вариант реализации преобразователя кодов (ПК) по минимальному значению числа корпусов.
7. Выполнить проектирование оптимального варианта построения ПК в заданном схемотехническом базисе и определение всех его основных параметров: потребляемой мощности, быстродействия и надежности.
Для расчета 2-кодерного СПК следует задавать шаги 4 и 1; для 4-кодерного СПК - 8,4,2,1. Выводы
Научная новизна выполненного исследования заключается в следующем:
1. Проанализированы структуры преобразователей кодов на базе регистров сдвига и показано, что уменьшение числа тактов преобразования на один достигается за счет реализации режима преобразования чисел с учетом младшего разряда.
2. Предложен алгоритм системного проектирования СПК на базе регистров сдвига, позволяющий выполнить выбор минимального по аппаратурным затратам варианта разбиения СПК на блоки.
Практическая значимость исследования состоит в возможности ускорения этапа автоматизированного проектирования СПК на регистрах сдвига и увеличения быстродействия преобразования на один такт.
Литература: 1. Какурин Н.Я., Вареца В.В., Коваленко С.Н. Параллельная стратегия использования шагов в двухшаговых преобразователях кодов //АСУ и приборы автоматики. 2007. Вып. 141. С. 29-36. 2. Какурин Н.Я., Вареца В.В., Коваленко С.Н. Структуры формирователей эквивалентов для преобразователей кодов с параллельным использованием шагов преобразования // Iнформацiйно-керуючi системи на залiзничному транспорта 2008. №5-6. С.66-70. 3. Какурин Н.Я., Бочаров Е.В., Вареца В.В., Полежаев К.В., Замалеев Ю.С. Программное средство для анализа преобразований чисел в преобразователях кодов параллельного типа // АСУ и приборы автоматики. 2011. Вып.154. С.83-90. 4. Пат. №71361 Украша. Репстр зсуву. Какурш М.Я., Лопухш Ю.В., Хаханов В.1., Вареца В.В., Макаренко Г.М.; ХНУРЕ // Промислова власшсть 2012; бюл. №13. 5. Пат. №83310 Украша. Реверсив-ний репстр зсуву. Какурш М.Я., Хаханов В.1., Литвинова е.1., Вареца В.В., Макаренко Г.М; ХНУРЕ // Промислова власшсть 2013; бюл. 17. 6. Пат. №90665 Укра1на. Реверсивний репстр зсуву. Какурш М.Я.,
Хаханов B.I., Литвинова G.I., Вареца В.В., Макаренко Г.М.; ХНУРЕ II Промислова власшсть 2О14; бюл. 7. Угрюмов Е. П. Цифровая схемотехника I Е. П. Угрю-мов. СПб.: БХВ-Петербург, 2О1О. 816 с. 8. Преобразователи кодов чисел [Текст] I М. М. Сухомлинов, В. И. Выхованец. Киев: Техшка, 1965. 136 с. 9. Ефанов Д. В. Трехмодульные коды с суммированием для технической диагностики и синтеза контролепригодных дискретных систем II Изв. вузов. Приборостроение. 2О19. Т. 62, № 2. С. 1О6-116. 10. Ефанов Д. В., Сапожников В. В., Сапожников Вл. В. О свойствах кода с суммированием в схемах функционального контроля II Автоматика и телемеханика. 2О1О. № 6. С. 155-162. 11. Сапожников В. В., Сапожников Вл. В., Ефанов Д. В. Контроль комбинационных схем на основе кодов с суммированием с одним взвешенным информационным разрядом II Автоматика на транспорте. 2О16. Т. 2, № 4. С. 564-597. 12. Сапожников В. В., Сапожников Вл. В., Ефанов Д. В. Коды с суммированием единичных информационных разрядов с произвольными модулями счета II Автоматика на транспорте. 2О18. Т. 4, № 1. С. 1О6-13О. 13. Сапожников В.
B., Сапожников Вл. В., Ефанов Д. В. Эффективный способ модификации кодов с суммированием единичных информационных разрядов II Изв. вузов. Приборостроение. 2О17. Т. 6О, № 11. С. 1О2О-1О32. DOI: 1О.17586ЮО21-3454-2О17-6О-11-1О2О-1О32. 14. Сапожников В.В., Сапожников Вл.В., Ефанов Д.В. Алгоритмы синтеза генераторов модульных кодов с суммированием взвешенных переходов с последовательностью весовых коэффициентов, образующих натуральный ряд чисел II Автоматика на транспорте. 2О17. Т. 3, № 2. С. 28О-3О1. 15. Мехов В.Б., Сапожников В.В., Сапожников Вл.В. Контроль комбинационных схем на основе модифицированных кодов с суммированием II Автоматика и телемеханика. 2ОО8. № 8.
C. 153-165.
Transliterated bibliography:
1. Kakurin N.Ya., Varecza V.V., Kovalenko S.N. Paral-lel'naya strategiya ispol'zovaniya shagov v dvukhshago-vy'kh preobrazovatelyakh kodov II ASU i pribory' avto-matiki. 2ОО7. Vy'p.141. S.29-36.
2. Kakurin N.Ya., Varecza V.V., Kovalenko S.N. Struktu-ry' formirovatelej e'kvivalentov dlya preobrazova-telej kodov s parallel'ny'm ispol'zovaniem shagov preobrazovaniya II I'nformaczi'jno-keruyuchi' sistemi na zali'znichnomu transporti'. 2ОО8. #5-6. S.66^.
3. Kakurin N.Ya., Bocharov E.V., Varecza V.V., Polezhaev K.V., Zamaleev Yu.S. Programmnoe sredstvo dlya ana-liza preobrazovanij chisel v preobrazovatelyakh kodov parallel'nogo tipa II ASU i pribory' avtomatiki. 2О11. Vy'p.154. S.83^.
4. Pat. #71361 Ukrayina. Regi'str zsuvu. Kakuri'n M.Ya., Lopukhi'n Yu.V., Khakhanov V.I'., Varecza V.V., Makarenko G.M.; NURE II Promislova vlasni'st' 2О12; byul. #13.
5. Pat. #8331О Ukrayina. Reversivnij regi'str zsuvu. Kakuri'n M.Ya., Khakhanov V.I'., Litvinova Ye.I'., Varecza V.V., Makarenko G.M.; NURE II Promislova vlasni'st' 2О13; byul. 17.
6. Pat. #9О665 Ukrayina. Reversivnij regi'str zsuvu. Kakuri'n M.Ya., Hahanov V.I'., Litvinova Ye.I'., Varecza V.V., Makarenko G.M.; NURE II Promislova vlasni'st' 2О14; byul.
7. Ugryumov E. P. Czifrovaya skhemotekhnika / E. P. Ugryumov. SPb.: BKhV-Peterburg, 2010. 816 s.
8. Preobrazovateli kodov chisel [Tekst] / M.M. Su-khomlinov, V. I. Vy'khovanecz. Kiev: Tekhnfka, 1965. 136 s.
9. Efanov D. V. Trekhmodulnye kody' s summirovani-em dlya tekhnicheskoj diagnostiki i sinteza kontrole-prigodny'kh diskretny'kh sistem // Izv. vuzov. Priboro-stroenie. 2019. T. 62, # 2. S. 106-116.
10. Efanov D. V., Sapozhnikov V. V., Sapozhnikov Vl. V. O svojstvakh koda s summirovaniem v skhemakh funk-czional'nogo kontrolya // Avtomatika i telemekhanika. 2010. # 6. S. 155-162.
11. Sapozhnikov V. V., Sapozhnikov Vl. V., Efanov D. V. KontroF kombinaczionny'kh skhem na osnove kodov s summirovaniem s odnim vzveshenny'm informaczion-ny'm razryadom // Avtomatika na transports. 2016. T. 2, # 4. S. 564-597.
12. Sapozhnikov V. V., Sapozhnikov Vl. V., Efanov D. V. Kody' s summirovaniem edinichny'kh informaczion-ny'kh razryadov s proizvol'ny'mi modulyami scheta // Avtomatika na transporte. 2018. T. 4, # 1. S. 106-130.
13. Sapozhnikov V. V., Sapozhnikov Vl. V., Efanov D. V. E'ffektivny'j sposob modifikaczii kodov s summirovaniem edinichny'kh informaczionny'kh razryadov // Izv. vuzov. Priborostroenie. 2017. T. 60, # 11. S. 10201032. DOI: 10.17586/0021-3454-2017-60-11-1020-1032.
14. Sapozhnikov V.V., Sapozhnikov Vl.V., Efanov D.V. Algoritmy' sinteza generatorov modul'ny'kh kodov s summirovaniem vzveshenny'kh perekhodov s posledova-tel'nost'yu vesovy'kh koe'fficzientov, obrazuyushhikh natural'ny'j ryad chisel // Avtomatika na transporte. 2017. T. 3, # 2. S. 280-301.
15. Mekhov V.B., Sapozhnikov V.V., Sapozhnikov Vl.V. Kontrol' kombinaczionny'kh skhem na osnove modifi-czirovanny'kh kodov s summirovaniem // Avtomatika i telemekhanika. 2008. # 8. S. 153-165.
Поступила в редколлегию 11.09.2019 Рецензент: д-р техн. наук, проф. Кривуля Г.Ф. Вареца Виталий Викторович, инженер центра тестирования и дистанционного обучения ХНУРЭ. Научные интересы: техническая диагностика. Адрес: Украина, 61166, Харьков, пр. Науки, 14. Литвинова Евгения Ивановна, д-р техн. наук, проф. кафедры АПВТ. Научные интересы: техническая диагностика. Адрес: Украина, 61166, Харьков, пр. Науки, 14.
Какурин Николай Яковлевич, канд. техн. наук, проф., пенсионер. Научные интересы: техническая диагностика. Адрес: Украина, 61166, Харьков, пр. Науки, 14.
Varetsa Vitaliy Viktorovich, engineer, Testing and Distance Learning Center, NURE. Research interests: technical diagnostics. Address: Ukraine, 61166, Kharkov, Nauki Ave, 14.
Litvinova Evgenia Ivanovna, Dr of Sc, prof. Design Automation Department. Scientific interests: technical diagnostics. Address: Ukraine, 61166, Kharkov, Nauki Ave, 14.
Kakurin Nikolay Yakovlevich, PhD, prof., pensioner. Scientific interests: technical diagnostics. Address: Ukraine, 61166, Kharkov, Nauki Ave, 14.
