СРАВНЕНИЕ ПОТРАНЗИСТОРНОГО РЕЗЕРВИРОВАНИЯ С ТРОИРОВАНИЕМ ЛОГИЧЕСКИХ ЭЛЕМЕНТОВ Текст научной статьи по специальности «Математика»

ВЕСТНИК ПЕРМСКОГО УНИВЕРСИТЕТА

2016

Математика. Механика. Информатика

Вып.2(33)

УДК 681.32

Сравнение потранзисторного резервирования

с троированием логических элементов

1 2 С. Ф. Тюрин , А. Н. Каменских

Пермский национальный исследовательский политехнический университет Россия, 614990, Пермь, ул. Комсомольский пр., 29 ^йше^ео@уаМех.т; +7-952-32-02-510 2antoshkinoinfo@yandex.ru; +7-902-64-125-45

Анализируется так называемое расчетверение - резервирование путем учетверения на уровне КМДП-транзисторов на примере полного сумматора. Показывается, что при таком резервировании цепочек транзисторов длиной более двух необходимо выполнять декомпозицию схемы сложения по модулю два (исключающее ИЛИ) в связи с ограничением в КМДП-схемах, запрещающих использование последовательного соединения более чем четырех транзисторов. Оцениваются аппаратные затраты и вероятность безотказной работы в сравнении с троированием. Показывается предпочтительность расчетверения. Ключевые слова: полный двоичный сумматор; функция суммы - сложение по модулю 2 трех переменных (исключающее ИЛИ); мажоритарная функция; КМДП-транзистор; отказоустойчивость.

DOI: 10.17072/1993-0550-2016-2-138-141

Введение

Как показано в [1-4] резервирование путем учетверения-расчетверения КМДП-транзисторов в ряде случаев позволяет даже выиграть в сложности по сравнению с троированной (мажоритированной) схемой - при определенном соотношении сложности исходной схемы и сложности мажоритарного (мажоритарных) элементов. При этом достигается значительный выигрыш в вероятности безотказной работы по сравнению с мажоритировани-ем, конечно, за счет снижения быстродействия.

Вызывает интерес сравнение такого резервирования с троированием элементов. Исследуем резервирование на примере полного сумматора, содержащего схему сложения по модулю 2 трех переменных (исключающее ИЛИ 3XOR) и схему переноса - мажоритарный элемент.

1. Резервирование функции переноса на уровне транзисторов

Элемент, реализующий функцию бинарного переноса (мажоритарный элемент) с парафазным выходом при наличии парафаз-

© Тюрин С. Ф., Каменских А. Н., 2016

ных входов переменных А, NA, В, NB, С, NC [5], с формированием парафазных выходов Р, NР в упрощенном виде показан на рис. 1:

^Усс

N0 НВ N0

I '-г

N8

1_

ЫД

С

в

ИР

ыв

ид

—I—.

N0 ИВ N0

1 X

в

с в

Рис. 1. Реализация функции бинарного переноса - мажоритарной функции

Элемент (рис. 1) реализует парафазную функцию переноса:

Р(А, В, С, ЫА, N5, N0) = N5 • N0 V КА • • (N0 V N5), (1)

№(А, В, С, N5, N0) = В • С V А • (С V В)

(2)

Предлагается резервирование путем расчетве-рения (или учетверения) на уровне каждого из КМДП-транзисторов. Так, схема подключения + питания (Усс) будет выглядеть следующим образом (рис. 2):

~Г Усс

Л Л ^

ИС НС НВ ИВ N0 N0 МС N0 ив ИВ Г1С N0

"В ИВ НД мд

МВ НВ НА ИД

к схеме подключения "О вольт"

Рис. 2. Потранзисторное резервирование схемы подключения + питания (Усс) функции (1)

Легко видеть, что отказ одного любого транзистора в каждой четверке КМД11-транзисторов не изменит значение логической функции, например NC:

N0 • N0 V N0 • N0 = N0. (3)

Аналогичный (рис. 2) вид имеет и функция подключения шины «0» вольт. Так же резервируется функция (2). Все это возможно тогда и только тогда, когда в исходной схеме последовательно соединяются всего два транзистора, поэтому получим в предлагаемой схеме четыре транзистора, что соответствует ограничениям Мида и Конвей [6].

Для резервирования источника питания может быть предложен вариант (рис. 3):

р

"О вольт"

Рис. 3. Вариант резервирования источника питания

Получаем затраты 4*20=80 транзисторов, максимальный путь от шин на выход (быстродействие) =4 транзистора.

При троировании схемы реализации переноса с двумя выходными мажоритарами (для выходов Р, №) получаем такие же затраты: 3*20+20 =80 транзисторов, путь такой же - 4 транзистора. При троировании выходных мажоритаров получим: 3*20+3*20 =120 транзисторов.

2. Оценка вероятности безотказной работы резервирования на уровне КМДП-транзисторов функции бинарного переноса

Покажем, что такое резервирование на уровне одного элемента позволяет получить большую вероятность безотказной работы, чем троирование, при тех же затратах в транзисторах.

Для транзисторной реализации сумматора при экспоненциальной модели отказов имеем:

Р1 = е™ (4)

Если резервировать каждый из 20 транзисторов, то

РСи = + 4 • е-3Х4(1-е -Х4)]20. (5)

При троировании с одним мажоритаром по каждому из двух выходов (для мажорити-рования будем использовать те же схемы реализации функции переноса) имеем:

Р3 = (3 • е"2<20)^' - 2 • е"3<20>м) • е-2014. (6) Если троировать мажоритары по выходам, то получим

Р33 = (3 • е-2<20>ы - 2 • е"»4) •

• (3 • е-2<10)^4 - 2 • е-3<10Н* )2 (7)

Графики сравнения вариантов выражений (4)-(7) отказоустойчивой реализации функции переноса изображены на рис. 4, 5.

Р33И> 0

О

о

Р!Н(1> '

Рис. 4. Графики сравнения вариантов - выражения (4)-(7) отказоустойчивой реализации функции переноса, X = 10-5 1/час

О 2000 4000 6000 8000 1 -10

0 1 10.103

Рис. 5. Графики сравнения вариантов - выражения (4)-(7) отказоустойчивой реализации функции переноса до вероятности 0,1; X = 10-5 1/час

С. Ф. Тюрин, А. Н. Каменских

Таким образом, потранзисторное резервирование дает существенный выигрыш в вероятности безотказной работы, причем быстродействие не уменьшается, в то время как простое троирование оказывается менее эффективным, чем нерезервированная схема, и попросту нецелесообразно. Троирование с тремя мажоритарами при увеличенных на 40 % затратах (120 против 80 транзисторов) дает меньшее приращение вероятности безотказной работы. При достижении определенного времени такое резервирование также становится нецелесообразным.

3. Резервирование сложения по модулю 2 на уровне транзисторов

Транзисторная реализация парафазной бинарной суммы по модулю 2 S, NS [5] при наличии парафазных входов переменных А, NA, В, NB, С, NC представляет собой (рис. 6).

Рис. 7. Транзисторная реализация двух па-рафазных функций исключающего ИЛИ двух парафазных переменных А, ЫА, В, ЫВ; F, ЫF, С, ЫС (см. формулы 10, 11)

S(A,B,F,NA,NB,NF) =

= МА • ОТ • № V МА • В • F V А • ОТ • F V А • В • ОТ,

Рис. 6. Транзисторная реализация пара-фазной функции исключающего ИЛИ трех парафазных переменных А, ЫА, В, ЫВ, С, ЫС (см. формулы 8, 9)

Б(А, В, С, ОТ, Ж) =

= ^ • ОТ • Ж V ^ • В • С V А • ОТ • С V А • В • Ж,

(8)

ОТ(А, В, С, ОТ, ОТ) =

= ^ • ОТ • С V ^ • В • ОТ V А • В • С V А • ОТ •

(9)

Можно увидеть, что в схеме имеется 3 КМДП-транзистора подряд, т. е. при резервировании получатся цепочки из 6 транзисторов подряд, что недопустимо [6].

Поэтому придется переходить от одной функции 3XOR к двум функциям 2XOR - т. е. выполнить декомпозицию на схемы, в которых имеется не более двух последовательно включенных транзисторов (рис. 7):

(10)

Ш(А, В, Е, ОТ, ОТ) =

= ^ • ОТ • Е V ^ • В • ОТ V А • В • Е V А • ОТ • ОТЕ.

(11)

Таким образом, аппаратные затраты увеличиваются: было 20 транзисторов, стало 32, быстродействие снизилось: был путь 3, стал 4.

Итак, при потранзистроном резервировании получаем 32*4=168 транзистора, путь увеличивается более чем в 2 раза - 8.

Отметим, что при мажоритировании нет необходимости в декомпозиции: получаем аппаратные затраты 3*20=60, плюс два мажо-ритара по каждому выходу S, № сложностью 10 транзисторов, итого 80. Путь 5.

Если использовать три мажоритара, получаем сложность 3*20+3*20=60+60=120, путь тот же - 5.

Сравним варианты реализации суммы по модулю 2 трех переменных без резервирования - е-24Ж, резервирования с тремя мажоритарами (Р33), резервирования с одним мажо-ритаром (р3), учетверение (ри) (рис. 8, 9).

Рис. 8. Графики сравнения вариантов без резервирования - е-2<ш, резервирования с тремя мажоритарами (Р33), резервирования с одним мажоритаром (Р3), учетверение (р ) отказоустойчивой реализации сумматора, X = 10-51/час

Рис. 9. Графики сравнения вариантов без резервирования - е-24Л, резервирования с тремя мажоритарами (Р33), резервирования с одним мажоритаром (Р3), учет-верение (р,) отказоустойчивой реализации сумматора в диапазоне до вероятности 0,1; X = 10-51/час

Выводы

Таким образом, резервирование по каждому КМДП-транзистору раздельное, потран-зисторное резервирование, или расчетверение выглядит предпочтительнее по вероятности безотказной работы даже троированной схемы с троированием мажоритаров. Простое троирование (с одним мажоритаром) оказывается менее эффективным, чем нерезервированная схема и не имеет смысла на уровне сумматора. В то же время при потранзистор-ном резервировании допустимо большее количество отказов - один в каждой "четверке" транзисторов против одного отказа в одном из четырех экземпляров схемы. Но раздельное потранзисторное резервирование требует большего количества связей, при этом желательно расчетверение входов элемента.

В любом случае, быстродействие снижается - путь от шин питания увеличивается в 2 раза. При резервировании цепочек транзисторов длиной более двух необходимо выполнять декомпозицию (в связи с ограничением в КМД11-схемах, запрещающем использование последовательного соединения более чем четырех транзисторов). При этом сложность реализации значительно возрастает, а задержка увеличивается более чем в 2 раза.

Список литературы

1. Tyurin S.F., Grekov A.V. Functionally Complete Tolerant Elements. International Journal of Applied Engineering Research ISSN 09734562 Vol. 10, № 14 (2015). Р. 34433-34442.

2. Kamenskih, A.N., Tyurin, S.F. Features that provide fault tolerance of self-synchronizing circuits // Russian Electrical Engineering. 2015. P.672-682.

3. Тюрин С.Ф. Логические элементы с избыточным базисом // Вестник Пермского университета. Серия: Математика. Механика. Информатика. 2013. Вып. 4(23). С. 42-59.

4. Тюрин С.Ф. Ячейка статической оперативной памяти. Патент РФ № 2573226. Опубл. БИ № 2 20.01.2016.

5. Степченков Ю.А., Денисов А.Н., Дьяченко Ю.Г. и др. Библиотека элементов для проектирования самосинхронных полузаказных микросхем серий 5503/5507 и 5508/5509. М.: ИПИ РАН, 2011. 130 с.

6. Ульман Дж. Д. Вычислительные аспекты СБИС / пер. с англ. А.В. Неймана / под ред. П.П. Пархоменко. М.: Радио и связь, 1990. 480 с.

Comparison of triple redundancy logic elements and quadrupled CMOS transistors

S. F. Tyurin1, A. N. Kamenskih2

Perm National Research Polytechnic University; 29, Komsomolsky prospekt, Perm, 614990, Russia 1tyurinsergfeo@yandex.ru; +7 952-320-02-510 2antoshkinoinfo@yandex.ru; +7-902-64-125-45

The article examines redundancy by quadrupling CMOS transistors by the example of a full adder. It is shown that in case there are more than two transistors in the original circuit transistor chain, it is necessary to perform the circuit decomposition due to the restrictions prohibiting the use of a serial connection of more than four transistors. Hardware costs and the probability of failure-free operation are evaluated in comparison with triple redundancy. The preference for quadrupling transistors is justified.

Keywords: CMOS transistor; full adder; reliability; failure resistance; triple redundancy; quadrupling CMOS transistors; carry; majority function.