Схемотехника серии быстродействующих КМОП логических ИС, устойчивых к специальным внешним воздействиям Текст научной статьи по специальности «Электротехника, электронная техника, информационные технологии»

2007

Доклады БГУИР

октябрь-декабрь

№ 4 (20)

УДК 621.382

СХЕМОТЕХНИКА СЕРИИ БЫСТРОДЕЙСТВУЮЩИХ КМОП ЛОГИЧЕСКИХ ИС, УСТОЙЧИВЫХ К СПЕЦИАЛЬНЫМ ВНЕШНИМ ВОЗДЕЙСТВИЯМ

В.А. ЕМЕЛЬЯНОВ, Э.П. КАЛОШКИН, А.В. СИЛИН, С В. ШВЕДОВ

Научно-производственное объединение "Интеграл" Корженевского, 12, Минск, 220108, Беларусь

Поступила в редакцию 12 ноября 2007

Обобщены сведения о схемотехнике серии быстродействующих КМОП логических ИС, устойчивых к специальным внешним воздействующим факторам. Рассмотрены конструктивные проблемы, влияющие на особенности схемотехники ИС, описан состав схемотехнической библиотеки базовых элементов ИС, электрические схемы базовых элементов и элементов согласования, рассмотрены проблемы воздействия статического электричества на ИС, описаны схемы элементов защиты входов, выходов и цепей питания ИС от воздействия статического электричества и схемы подавления помех на выходах ИС.

Ключевые слова: логическая интегральная схема, электрическая схема, базовый логический элемент, элемент памяти, элемент согласования, элемент защиты, ионизирующее излучение.

Введение

До настоящего времени цифровые логические интегральные схемы (ИС) устойчиво занимают достаточно большую часть мирового рынка электронных компонентов. Так в 2006 г. доля мирового рынка логических ИС составила около 25%, а к 2008 г. прогнозируется увеличение мирового объема продаж логических ИС на 38% в сравнении с 2005 г. [1].

Спектр схемотехнического исполнения современных цифровых логических ИС достаточно широк: от первых ТТЛ, ТТЛТТТ, КМОП среднего быстродействия до самых современных низковольтных быстродействующих КМОП и БиКМОП логических ИС, обладающих более высокими техническими характеристиками и находящихся в фазе роста производства и преобладания на рынке [2].

Области применения цифровых логических ИС, несмотря на их невысокие функциональные возможности в сравнении со сложными БИС и СБИС разнообразны: от детских игрушек до компьютеров. Однако одной из самых специфических областей применения цифровых логических ИС является космическая техника.

В этом применении вследствие автономности энергопитания космических систем преимущество КМОП цифровых логических ИС в низком энергопотреблении является определяющим. Однако космическое ионизирующее излучение (ИИ) в значительной степени влияет на характеристики активных МОП компонентов, построенных на принципе управления зарядом, что в конечном счете может отражаться на работоспособности и на параметрах ИС в целом.

Повышение устойчивости к воздействию ИИ КМОП логических ИС требует специальной структуры в сравнении с бытовыми и промышленными ИС, обладающей конструкторско-технологическими "ноу-хау", а также специфических электрических параметров компонентов ИС [3].

Такие изменения активной структуры компонентов в значительной степени увеличивают паразитные емкости компонентов и ухудшают быстродействие ИС, что вызывает необходимость в применении специальных схемотехнических решений для их компенсации.

Общие вопросы схемотехнического проектирования серии ИС

Для обеспечения работоспособности, снижения ухода электрических параметров и обеспечения оптимального сопряжения как ИС единой серии, так и ИС разных серий в составе аппаратуры серия быстродействующих КМОП логических ИС разрабатывалась на основе единой схемотехнической библиотеки базовых элементов (БЭ). Такой подход позволяет также обеспечивать технологичность ИС, конструктивно-технологические запасы по электрическим параметрам, предельные режимы эксплуатации и характеристики надежности [4].

В состав схемотехнической библиотеки БЭ входят:

1) базовые логические элементы (ЛЭ);

2) элементы памяти (ЭП).

3) входные элементы согласования (ЭС);

4) выходные элементы согласования.

5) элементы защиты ЭС от воздействия электрического заряда (ЭЗСЗ).

При разработке и моделировании электрических схем быстродействующих КМОП логических ИС особое внимание уделялось схемотехнической оптимизации, позволяющей устранить ограничения, накладываемые параметрами активных компонентов ИС со специальной структурой:

1) оптимизация для достижения максимального быстродействия электрических параметров активных компонентов ИС с высокими пороговыми напряжениями, обеспечивающими устойчивость к дестабилизирующим факторам.

2) оптимизация для достижения максимального быстродействия цепей прохождения сигналов и соотношений размеров МОП-транзисторов.

3) оптимизация электрических схем элементов ИС для минимизации их площади на кристалле ИС.

Базовые ЛЭ

В качестве базовых ЛЭ в ИС использовались стандартные КМОП статические ЛЭ типа И-НЕ, ИЛИ-НЕ, варианты электрических схем которых представлены на рис. 1,а, б. Электрические схемы оптимизировались с учетом факторов, описанных выше.

Элементы памяти

ЭП серии КМОП быстродействующих логических ИС представляют собой элементы статического типа и спроектированы на базе R-S триггеров, построенных на ЛЭ типа ИЛИ-НЕ. Конструкция активных компонентов ЭП оптимизировалась для обеспечения устойчивого хранения информации при воздействии ИИ. Более сложные типы ЭП, тактируемые уровнем и фронтом D и Dt-типа, показаны на рис. 2 и 3 соответственно и с целью повышения быстродействия построены на основе "проходных" ключей с парафазной синхронизацией.

Так, в схеме ЭП, показанной на рис. 2, "проходной" ключ на транзисторах VT1, VT2 при подаче синхросигналов LE=0, LE=1 обеспечивает запись информации в ячейку памяти на ЛЭ D1, D2. Изменение фазы синхросигнала LE, LE на противоположную отключает ячейку памяти на ЛЭ D1, D2 от входа D и обеспечивает хранение информации в ЭП.

VT3

НЕ

XI

О-

Х2

о-

+исс О

VT4 ->

У

-О

VT2

(г-

УТ1

1Е

1

0V

Х10-

Х2г

УТ1

+исс О

¥Т2

¥Т3

У

-О

УТ4 «-

0¥

б

Рис. 1. Электрические схемы базовых ЛЭ: а — 2-ИЛИ-НЕ; б — 2И-НЕ

а

Рис. 2. Электрическая схема ЭП, тактируемого уровнем синхросигнала В ЭП, приведенном на рис. 3, первый "проходной" ключ на транзисторах VT1, VT2

при подаче синхросигналов С=0, С =1 обеспечивает запись информации в ячейку памяти на ЛЭ D1, D2. Второй "проходной" ключ на транзисторах VT3, VT4 закрыт и на выходе Q удерживается информация, записанная в ячейке памяти на ЛЭ D3, D4. При изменении фазы

синхросигналов С, С на противоположную первый "проходной" ключ закрывается, второй — открывается, ячейка памяти на ЛЭ DI, D2 отключается от входа D и информация уже из нее переписывается в ячейку памяти на ЛЭ D3, D4.

В таких ЭП достижение максимального быстродействия обеспечивается включением ячейки памяти (ЛЭ DI, D2, рис. 2 и ЛЭ D3, D4, рис. 3) параллельно цепи прохождения сигнала между входом D и выходом Q.

0У

Рис. 3. Электрическая схема ЭП, тактируемого фронтом синхросигнала

Вышеописанные ЭП имеют только один выход Q и используются в основном в ИС регистровой памяти. Более сложная электрическая схема ЭП Б1>типа, имеющая прямой Q и

инверсный Q выходы, приведена на рис. 4 и построена с использованием тех же принципов, что и электрические схемы ЭП, описанные выше.

с

УТ3 —I—

с

Рис. 4. Электрическая схема Б^триггера с парафразными выходами

Входные элементы согласования

В качестве базового входного ЭС в серии КМОП быстродействующих ИС используется стандартный КМОП инвертор (см. транзисторы УТ1, УТ2, рис. 5) с порогом переключения Ссс/2.

Конструкция транзисторов УТ1, УТ2 оптимизировалась на минимальный уход порогового напряжения С/т КМОП ЭС при воздействии ИИ и температуры. Для согласования ИС серии с другими типами ИС, в первую ТТЛ, в ИС использовался входной ЭС с ТТЛ входными уровнями, электрическая схема которого представлена на рис. 6.

Б О

+исс

0V

Рис. 5. Электрическая схема базового блока — инвертора ИС "Шесть инверторов"

с КМОП входными уровнями

+исс

УТ1

О

0У

ПБ

УТ4 Н —-)

УТ2

УТ5

УТ3

УТ7

УТ6

]_УТЛ

УТ8 | 0У

О

Рис. 6. Электрическая схема базового блока — инвертора ИС "Шесть инверторов"

с ТТЛ входными уровнями.

В данной схеме понижение порога переключения С/т до 1,5 В обеспечивалось за счет понижения питания входного инвертора (транзисторы УТ2, УТ3) транзисторами УТ1, УТ4 с закороченным затвором, выбором соответствующих размеров транзисторов УТ2, УТ3 и их оптимизацией с учетом воздействия ИИ. Передаточная характеристики такого ЭС по току потребления 1сс приведена на рис. 7 и показывает значение порога переключения С/ттл=1,5 В.

С целью повышения устойчивости к помехам по входам в серии ИС использовались также входные ЭС с "гистерезисом", электрическая схема основного из которых показана на рис. 8.

Схема построена по принципу смещения напряжений истоков входных р- и «-МОП транзисторов УТ2, УТ3 транзисторами обратной связи УТ5, УТ6. При включении ЭС открытый транзистор УТ5 понижает напряжение на истоке транзистора УТ2, а при включении — открытый транзистор УТ6 понижает напряжение на истоке транзистора УТ3, в результате чего на передаточной характеристике ЭС будет сформирован "гистерезис", приблизительно равный С/т=Стп+Стр, где С/тп и С/тр — пороговые напряженияр- и «-МОП транзисторов.

Q

к

Q

Б

1

1

Рис. 7. Передаточная характеристика КМОП входного ЭС с ТТЛ входными уровнями

+исс О

УТ1

'О—с

УТ2

УТ3

(г~

УТ4

О

0У

+исс О

УТ5

1Ли

УТ6

"А

УТ7

-ТТЛ.

УТ8 «-

О

0У

Рис. 8. Электрическая схема КМОП выходного ЭС с "гистерезисом"

Выходные ЭС

Все ИС серии буферизированы по выходу для обеспечения требований по выходным токам и напряжениям и оптимизированы для работы в условиях воздействия ИИ и расширенного диапазона температур. Пример буферизации по выходу инвертора в ИС типа "шесть" инверторов показан на рис. 5.

Особый класс в серии ИС представляет собой ИС с "тремя состояниями" выхода, допускающими объединение нескольких выходов по схеме "Монтажное ИЛИ". Электрическая схема выходного ЭС, используемого в таких ИС серии, показана на рис. 9.

Схема содержит управляющие транзисторы УТ4, УТ6, которые при включении укорачивают затворы выходных транзисторов УТ7, УТ8 с шинами +Ссс и ОУ соответственно, и УТ2, УТ5, которые, включаясь, разъединяют затворы выходных транзисторов УТ7, УТ8 и переводят их в высокоимпедансное третье состояние. При обратных процессах переключения управляющих транзисторов УТ2, УТ4, УТ5, УТ6 схема переходит в конфигурацию обычного КМОП инвертора. Такую схему ЭС с "тремя состояниями" отличает меньшее количество транзисторов и более высокое быстродействие.

я

Q

+исс +исс О

УТ4

4

УТ5

} 4

УТ7

УТ8

УТ6

о

0У

о

0У

УТ1_Т ->

УГ2

УТ3

о

1/0

1/0 о-

и

Рис. 9. Электрическая схема выходного ЭС с "тремя состояниями выхода"

Особую проблему для серии быстродействующих КМОП логических ИС вследствие крутых фронтов выходных сигналов составляет проблема "выбросов" на выходных сигналах, генерируемых на паразитных индуктивностях цепей питания ИС. Задача уменьшения "выбросов" на выходных сигналах решалась оптимизацией ЯС-цепей выходных каскадов для более плавного формирования фронтов выходных сигналов без существенного снижения быстродействия. Пример выходного ЭС с подавлением "выбросов" приведен на рис. 5 и содержит дополнительные компоненты УТ7 и Я, введение и оптимизация которых позволили незначительно увеличить длительности фронтов выходных сигналов и снизить амплитуду "выбросов" с 2,3 В до 1,6 В.

Другое немаловажное требование к КМОП интегральным схемам, которое диктуют современные условия их применения, — это устойчивость к воздействию статического электричества.

Основным требованием, которое предъявляют к элементам защиты, является эффективность отвода заряда, характеризующаяся тем, что нарастание потенциала на входе в режиме воздействия статического электричества не должно приводить к необратимому пробою подзатворного диэлектрика или тепловому пробою ^-«-переходов элементов схемы защиты. В связи с тем что импульсные токи в момент разряда могут иметь большие значения (например, через схему защиты, устойчивую к электрическому разряду на уровне 3 кВ протекает импульсный ток 2 А), эффективность схем защиты во многом определяется их конструкцией, площадью и значением сопротивления.

Для обеспечения необходимого уровня стойкости микросхем к воздействию статического электричества использован ЭЗ, изображенный на рис. 10.

Защита входа ИС состоит из двух ступеней. Первая ступень включает диоды УБ1 и УБ3 — "вход-питание" и УБ2 — "вход-земля".

Для ограничения уровня потенциала на входах ЭС, который обусловлен физической инертностью по времени работы диодных структур, последовательно диодам включен ограничивающий диффузионный резистор Я=300±100 Ом. В непосредственной близости от входного ЭС на кристалле ИС расположена вторая ступень защиты, содержащая КМОП транзистор УТ1 и п-МОП транзистор УТ2 в диодном включении, стоки которых подключены к элементам входного буфера (затворам или стокам входных транзисторов).

Элементы защиты выхода или входа-выхода имеют диодные структуры УБ3 и УБ4 большой площади, которые образованы стоками выходных транзисторов УТ5 и УТ6, а также транзистором УТ7, расположенным между шинами С/со, 0У, и обеспечивают эффективный и равномерный отвод статического электричества, препятствуя разрушению подзатворного диэлектрика и выхода ИС прибора из строя. Новизна конструкции ЭЗ такого типа подтверждена авторским свидетельством [5].

Защита входа Внутренние элементы ИС Защита вых0да Защита питания

Г~~~ ~!1

Вход

VTll

ЧБ

VD3

VT2 £

H

VT3 VT5

I

К

:4

5

Ч

VD4

+Vcc

VT7

б

0V

____-1«____I

Рис. 10. Электрическая схема ЭЗ от воздействия статического электричества

ЭЗ ИС серии обеспечивает устойчивость к воздействию статического электричества на уровне не менее 2000 В. Топологические решения элементов защиты от статического электричества стандартны для всех ИС серии и включены в состав схемотехнической библиотеки элементов.

R

Заключение

Рассмотрены общие вопросы схемотехники серии быстродействующих КМОП логических ИС, устойчивых к дестабилизирующим факторам.

Приведены и описаны практические примеры электрических схем внутренних элементов серии быстродействующих КМОП логических ИС.

Рассмотрены схемы защиты от воздействия ЭСЗ, а также схемы подавления помех на выходах ИС.

CIRCUIT SCHEMATIC OF CMOS RAD HARDENED HIGH-SPEED LOGIC IC FAMILY

V.A. EMELYANOV, E.P. KALOSHKIN, A.V. SILIN, S.V. SHVEDOW

Abstract

Key aspects of circuit schematic CMOS high performance high-speed logic IC family for space application are discussed. The circuit schematic review of basic elements library and interface elements of CMOS logic IC's and electrostatic discharge protection and noise protection elements are given.

Литература

1. Chip Scales to surpress $300B in 2008 says SIA. Solid State Technology / November, 2005. P. 25.

2. Прибыльский А.В. Конструктивно-схемотехнические методы проектирования, тестирования и контроля интегральных схем. Минск, 2003.

3. Атаманов А.С., Малюгин С.Л., Шведов С.В., Усов Г.И. Радиационная стойкость электронных систем. — "СТОЙКОСТЬ-2003". М., 2003.

4. Емельянов В.А. Быстродействующие цифровые КМОП ИС. Минск, 1998.

5. Патент 4988, BY, МКИ HOIL 29/06 "Элемент защиты выходного МОП транзистора интегральной схемы от статического электричества" / Емельянов В.А., Шведов С.В. и др.