CC BY
52
Раздел II. Автоматизация проектирования
В.М. Курейчик, Л.А. Гладков, С.В. Баринов
РАЗВИТИЕ ТЕХНОЛОГИИ ПРОИЗВОДСТВА ПЕЧАТНЫХ ПЛАТ.
РАЗРАБОТКА АЛГОРИТМА ТРЕХМЕРНОЙ КОМПОНОВКИ СБИС НА ОСНОВЕ ИТЕРАЦИОННОЙ КЛАСТЕРИЗАЦИИ С УЧЕТОМ ВРЕМЕННЫХ ЗАДЕРЖЕК*
.
можно выделить несколько периодов. Вначале печатные платы (ПП) были очень просты и разрабатывались, в основном, чтобы заменить межсоединения между простыми устройствами. С внедрением в производство интегральных схем (ИС), сложность ПП резко возросла. Возникла необходимость использования обратной стороны ПП, выделение слоев распределения питания и заземления. Дальнейшее развитие технологий в области ИС привело к созданию многослойных печатных плат, в которых питание и заземление расположены во внутренних слоях и соединяются с другими слоями через . -менной на протяжении 20 лет, периодически обновляясь с помощью новых инноваций, таких как скрытое переходное отверстие, которое позволило увеличить плотность компоновки платы, функциональность и облегчить монтаж. В первой половине 90х годов, появилась технология межсоединений с высокой плотностью (high-density interconnect, HDI), которая позволила приступить к производство многокристальных модулей. Эта технология основывалась в основном на использовании микро переходных отверстий, полученных либо с помощью фотолитографии, либо с помощью промышленного лазера. Такие переходные отверстия позволили достичь еще большей плотности компонов-.
1. Развитие технологии производства печатных плат. Сейчас для проектирования печатных плат все чаще используют технологию «система-в-корпусе» (system-in-package, SiP). Эта технология есть не что иное, как «перерождение» технологии производства многокристальных модулей, т.к. новая технология имеет , -го поколения. Основная цель использования этой технологии осталась прежней -это увеличение плотности для достижения большей функциональности на единицу пространства и большего локального быстродействия. Перспективы увеличения плотности компоновки ПП до настоящего времени были потрясающи. Например, передовые устройства, разработанные по технологии «система-в-корпусе» состояли из 8 и более интегрированных чипов в одном корпусе. Хотя решения на основе «систем в корпусе» ориентированы на увеличение функциональности, уменьшение занимаемого пространства и уменьшения стоимости, высокое быстродействие имеет высочайший приоритет в электронике. Структуры кристаллов в одном корпусе имеют более высокую плотность межсоединений, но не отвечает требованиям более высокого быстродействия относительно соединения системы в целом с ПП.
* Работа выполнена при поддержке РФФИ (гранты № 06-01-81018, № 06-01-00272) и программ развития научного потенциала высшей школы 2006-2008 гг. (РНП.2.1.2.3193, РНП 2.1.2.2238).
Поэтому необходимы новые методы производства ПП для потребностей будущих быстродействующих электронных систем.
Межчиповые соединения - это фундаментальная цель проектирования электронных систем на уровне печатных плат. Простая задача в последние годы усложнилась в связи с необходимостью увеличения скорости переключения. Эта проблема становится все более важной. В настоящем и будущем основной целью разработчиков является увеличение быстродействия при уменьшении стоимости . , что плотность мощности резко увеличилась и возникла проблема отвода тепла. Несмотря на то, что разработчики создают конструктивные решения, которые во многом оптимальны для отвода тепловой мощности, риск выхода устройства из строя велик.
В результате перед разработчиками стоит сложный выбор между быстродействием, габаритами устройства, стоимости изготовления и надежности. Если устройство имеет низкую себестоимость и изготовлено с использованием сложившихся полупроводниковых технологий, тогда технология систем в корпусе становится . , ,
, . , ( )
, -
циональности на меньшей занимаемой площади с учетом эффективной себестоимости.
2. Тенденции развития полупроводниковой отрасли. Стандарт ные материалы и производственные процессы уже не могут обеспечить нужное быстродей-
. -
ваивать быстродействие каждые 18-24 месяца (согласно закону Мура). Дальнейшее развитие становится не таким очевидным. В настоящее время частота шины остановилась на 800 М^ при использовании стандартных материалов и технологий, поскольку большинство особенностей дорожки сигнала уже изучено. Небольшой прирост производительности дает использование других материалов, отличных от кремния.
Например, всеобще известная компания Ше1 предполагает в новом поколении своих процессоров (Репгуп, а позднее и №М1еш) использовать в качестве диэлектрика не двуокись кремния, применяемую последние десятилетия, а материалы с высокой диэлектрической постоянной (high-k). Это позволит отказаться от затворов из поликристаллического кремния и использовать металлические.
Вслед за 1Пе1, зимой 2007г., компании 1ВМ и ЛМБ вместе со своими партнерами по разработке 8опу и То8ЫЪа представили свою новую технологию, исполь-
зующую high-k диэлектрики и транзисторы с металлическим затвором.
Сочетание диэлектрика затвора на основе материала high-k и металлических электродов обеспечивает увеличение управляющего тока более чем на 20% и соответствующее повышение производительности транзисторов. В то же время более чем в 5 раз сокращается утечка тока от истока к стоку, т.е. снижается энергопотребление транзистора. Так как новые транзисторы меньше своих предшественников, то для их включения и выключения необходимо меньше электроэнергии, что позволяет снизить активное напряжение переключения приблизительно на 30%.
Гордон Мур называет внедрение high-k диэлектриков самым значительным
60- .
были представлены транзисторы с поликремниевым затвором.
Материал, используемый в качестве high-k диэлектрика, содержит гафний, другой информации о нём пока нет [1].
3. Шаг в новое измерение: от «плоских чипов» к трех мерным. В апреле 2007г. компания 1ВМ объявила о прорыве в технологии производства полупроводниковых микросхем, который «открывает путь к трехмерным чипам, которые расширят действие закона Мура за ожидаемые пределы». Технология, названная «Ъто^ЬбШсоп у1аБ» (условно можно перевести, как «связи сквозь кремний»), позволяет располагать компоненты чипов гораздо ближе друг к другу, чем раньше, повышая быстродействие, уменьшая габариты и энергопотребление систем [2].
Другими словами, 1ВМ совершила переход от двухмерных топологий к трехмерным: компоненты, традиционно располагаемые друг рядом с другом в одной плоскости, теперь могут быть расположены друг над другом, как этажи дома. Ре- « » , -меру и более быстродействующий, чем ранее.
Метод, созданный исследователями 1ВМ, устраняет необходимость в длинных металлических проводниках, которые соединяют сегодняшние «плоские» чи, , . этого в пластине при помощи процесса травления формируются каналы, которые заполняются металлом. По оценке 1ВМ, этот прием позволяет сократить расстоя-, , 1000 , -100 .
По оценке компании, выигрыш в энергетической эффективности чипов для
40%,
времени автономной работы устройств. В микропроцессорах новая технология позволит расположить ядра ближе друг к другу, и равномерно распределить питание по всему чипу. Это должно увеличить скорость работы процессоров при одно-
20%. -
ность выпускать чипы «ргосеБЗОГ-оп-ргосезБОГ» («процессор на процессоре») или «тетогу-оп-ргссеББОГ» («память на процессоре»). Это позволит фундаментально изменить способы взаимодействия между процессором и памятью, существенно
[3].
4. Разработка алгоритма трехмерной компоновки СБИС. В связи со стремительным развитием технологий производства печатных плат, необходимость в разработке новых алгоритмов разбиения СБИС на конструктивно законченные части становится все более актуальной задачей. Необходимо рассмотреть возможность использования прежних алгоритмов, рассчитанных на «плоские» чипы в нынешних условиях, когда возникает проблема компоновки кристаллов СБИС друг над другом.
В данной статье, авторами рассматривается модифицированный алгоритм компоновки комбинационных схем на основе итерационной кластеризации с учетом временных задержек и пространственных ограничений.
Комбинационные схемы - это такой тип схем, при котором значения на выходе зависит только от величин сигналов на входах. Такие схемы могут быть описаны таблицей истинности и решают какую-либо Булеву функцию [4]. Необходимость разработки новых алгоритмов в области компоновки комбинационных схем связана, в первую очередь, с широким распространением схем с ЕРвЛ архитектурой.
Комбинационная схема может быть представлена ориентированным ацикличным графом G = (V, Е) , где V - множество вентилей схемы, Е - множество соединений. В графе основные входы схемы (обозначим их Р1) - это верши-
ны, которые имеют только исходящие ребра, и основные выходы схемы (РО) -это вершины, имеющие только входящие ребра [5].
Для каждой вершины У еV определим функцию площади Ш(у) . Величина этой функции показывает занимаемую площадь соответствующего вентиля.
Кластером на первой итерации кластеризации С1 С V называется набор вершин [У1,У2,...,Ук}, который удовлетворяет пространственному ограничению
Ш(С') = ,Ш(С') = М1. Тогда кластер на второй итерации образуется из
уеС1
множества кластеров на первой итерации С1, т.е. С2 = {С\,С\,...,С/}. Кластер С2 удовлетворяет пространственному ограничению М2. В общем случае, кластер на итерации 1 - это множество кластеров (-1) итерации С'—1 = (С1г-1,С2-1,...С‘г-1} и его пространственное ограничение определяется как Mi.
М
Таким образом, кластер на ' -ой итерации может содержать не более
М-1
кластеров, полученных на (' —1) итерации.
Кроме пространственных ограничений каждой вершине и каждому ребру в графе G = (V, Е) ставится в соответствие временная задержка. Для каждой вершины УеV, величина временной задержки определяется значением функции задержки д(У) . Тогда величина 3(а, Ь) определяет задержку сигнала на ребре между вершинами а и Ь . Для каждого ребра, находящегося внутри некоторого кластера С1 величина задержки фиксирована и определяется константой Д. Тогда
для каждого ребра, соединяющего две вершины в кластерах С и С1у и находящегося внутри кластера С , величина задержки определяется константой П2, причем . В общем случае, для каждого ребра, соединяющего вершины в раз-
ных кластерах на (' — 1) итерации и расположенного внутри кластера С\ на ' -ой итерации, величина временной задержки определяется константой Д., Д. > П1—1. Ребра, соединяющие вершины в разных кластерах, полученных на итерации ', обладают задержкой Д. +1, Д+1 > Д. Таким образом, для п -мерной кластеризации схемы верно следующее неравенство:
Дп+1 > Дп > - > > Д.
Величина задержки сигнала на маршруте между вершинами а и Ь определяется как сумма всех временных задержек на ребрах и вершинах, входящих в маршрут. Общая временная задержка, возникающая на вершине У, определяется максимальной задержкой на всех маршрутах от вершин Р1 до У . Тогда временная задержка, возникающая в схеме, есть максимальная величина задержки на всех маршрутах от основных входов схемы Р1 до основных выходов РО .
Задача итерационной кластеризации комбинационных схем с учетом временных задержек состоит в следующем. Дан ацикличный ориентированный граф
G = (V, Е), представляющий собой модель исходной схемы. Необходимо разбить граф G на множество кластеров 8п = (С1п,СП,...,С^ }, где п - число итераций, задаваемое в исходных данных задачи. Кластеры на одной итерации могут иметь одинаковые вершины, однако схема, полученная в результате кластеризации должна быть логически эквивалентна исходной. После разбиения исходной схемы на кластеры применяется метод трехмерной компоновки полученных блоков на основе информации о занимаемой площади.
Оптимальное решение такой задачи может быть получено только на основе полного перебора (что невозможно при решении практических задач большой ).
(метод ветвей и границ) или различных эвристик, что не гарантирует получения оптимального результата [4].
В связи с этим, разработка новых алгоритмов и эвристик, позволяющих получать близкие к оптимальным решения за приемлемое время является актуальным.
В данной статье предлагается новый многоуровневый подход к решению задачи компоновки. Структурная схема предлагаемого метода представлена на рис.1.
Рис.1. Структурная схема алгоритма
В начале работы алгоритма имеется исходный граф G, G0 = G . В графе G0 = ( V, Е0} для каждой вершины V е V, установим величину временной задержки ад , для каждого ребра (а, Ь) е Е определим задержку дх (а, Ь), причем верно следующее условие:
Уу е V0, У (а, Ь) е Е0:
¿¡V)=ед,
(а, Ь) = Д.
Затем выполняется процедура кластеризации графа G0, в результате которой получаем множество кластеров на первой итерации S1 = {С\,С1Щ } . После
этого счетчик итераций i увеличивается на 1 и проверяется условие i = n . Если условие верно, то алгоритм завершает работу. Иначе выполняется процедура свертки графа G0. В процедуре свертки образуется граф G1, вершины которого
являются кластерами графа G0, т.е. V1 = S1. В графе G1 каждой вершине ставится в соответствие временная задержка д2 (v), каждому ребру - задержка S2 (a, b), причем:
Vvе V1,V(a,b)e E1 :S2(v) ^S1(v)nS2(a,b) Фд1(а,b).
G1 ,
свертки. Алгоритм завершает работу, когда достигнуто требуемое число итераций. Более подробно, с предлагаемым алгоритмом можно ознакомиться в [6]. По окончании работы алгоритма применяется метод трехмерной компоновки полученного . . Сначала выбирается кластер, имеющий максимальное значение ЙГ(С) , т.е. имеющий максимальную занимаемую площадь. Затем просматривается множество кла-
О (Z^n /''in S^n Л г r*n
стеров Sn = (Cj , С2,к, С } и выбирается тот кластер Ст, который имеет максимальное число связей с текущим кластером. Выбранный таким образом кластер размещается над предыдущим кластером и далее рассматривается как текущий. В случае, если кластер имеет несколько сильно связных кластеров, то рассматривается возможность их расположение рядом друг с другом. Процедура продолжается
n n n
до тех пор, пока в множестве Sn = (С1 , С2,..., С } остаются незадеиствован-.
Предлагаемый в данной статье модифицированный алгоритм компоновки комбинационных схем на основе итерационной кластеризации с учетом временных задержек и простанственных ограничений находится в стадии разработки.
5. Дальнейшее развитие предлагаемого алгоритма. В рассмотренном алгоритме авторами используется аддитивная модель временной задержки. Это озна-,
учитывается в математической модели задачи путем сложения. Однако существует более адекватная модель временной задержки - модель Эльмора, которая будет использоваться в алгоритме в дальнейшем. Кроме того, при использовании метода
,
СБИС тепловой мощности. Игнорировать это ограничение в разработке топологии трехмерных СБИС означает ставить под вопрос надежность всего устройства. Модель учета тепловой мощности находится в данный момент в разработке.
БИБЛИОГРАФИЧЕСКИЙ СПИСОК
1. Intel раскрывает новые детали о процессорах Penryn, Мур называет их событием 50-летия. http://www.ixbt.com/news/all/index.shtml707/67/12
2. IBM Moves Moore's Law into the Third-Dimension. http://www-03.ibm.com/press/us/en/21350.wss
3. Шаг в новое измерение: IBM совершает переворот в полупроводниковой отрасли. http://www.ixbt.com/news/all/index.shtml705/44/10
4. Курейчик В.М. Математическое обеспечение конструкторского и технологического проектирования с применением САПР. - М.: Радио и связь, 1990.
5. Овчи н ников В А. Алгоритмизация комбинаторно-оптимизационных задач при проектировании ЭВМ и систем. - М.: Изд-во МГТУ им. Баумана, 2001.
6. Бар иное С.В.,Курейчик В.М.,Гладков /Ы.Компоновка МЭС на основе итерационной кластеризации с учетом временных задержек. Известия ТТИ ЮФУ, 2006.
С.А. Степаненко, В.Б. Лебедев
АДАПТИВНАЯ ПРОЦЕДУРА ВЫБОРА ОРИЕНТАЦИИ ЭЛЕМЕНТОВ В
ЗАДАЧЕ РАЗМЕЩЕНИЯ*
.
процессе проектирования СБИС, поскольку она определяет межсоединения, которые к настоящему времени стали <зким местом», определяющим производительность схем в субмикронных технологиях [1-2]. Проблема размещения интенсивно изучается в течение последних 30 лет. Тем не менее, последние исследования по, , -ния, дают результаты, которые далеки от оптимальных [1,3,4]. Поэтому задача размещения остается по-прежнему актуальной.
. -зом: имеется множество элементов M = | i = 1,...N} с фиксированными раз-
мерами и множество цепей C = {ci | i = 1,2,...,K} , связывающих элементы мно-
M . -
, , целевая функция: F(х) ^ min . В качестве критериев оптимизации используются общая площадь схемы, суммарная длина проводников, временные задержки.
Для представления относительного расположения элементов на плоскости используется пара последовательностей (Sequence-Pair), этот метод впервые был предложен Murata и др. в 1996 году [5]. Представление плана топологии с помощью пары последовательностей состоит из двух перестановок целых чисел < 1,2,...,N >,< 1,2,...,N > . Каждый элемент последовательности соответствует номеру прямоугольного элемента, расположенного на плоскости без перекрытий с другими элементами, где общее число элементов равно N.
Эта пара последовательностей определяет относительное расположение элементов в пространстве, но для упаковки элементов необходимо также знать их пространственную ориентацию. Пространственная ориентация элементов задается вектором O = {oi | i = 1,2,...,N} , oi G {1,2,3,4}, 1 < i < N . Таким образом,
для каждого элемента существует четыре возможных ориентации (North = 1, East =
2, South = 3, West = 4).
На одном из этапов решения задачи размещения, после того, как получено некоторое субоптимальное решение, применяется адаптивная процедура настройки , , чтобы дополнительно оптимизировать целевую функцию.
* Работа выполнена при поддержке РФФИ (гранты № 05-08-18115, № 07-01-00511) и программ развития научного потенциала высшей школы 2006-2008 гг. (РНП.2.1.2.3193, РНП 2.1.2.2238).
