CC BY
10
DOI 10.36622/VSTU.2020.16.6.013 УДК 621.37
РАЗРАБОТКА РЕКОНФИГУРИРУЕМЫХ УСТРОЙСТВ НА ОСНОВЕ ПРОГРАММИРУЕМЫХ ЛОГИЧЕСКИХ ИНТЕГРАЛЬНЫХ СХЕМ
А.А. Пирогов1, Ю.А. Пирогова1, С.А. Гвозденко1, Д.В. Шардаков1, Б.И. Жилин2
воронежский государственный технический университет, г. Воронеж, Россия 2Военный учебно-научный центр Военно-воздушных сил «Военно-воздушная академия им. проф. Н.Е. Жуковского и Ю.А. Гагарина», г. Воронеж, Россия
Аннотация: цифровая фильтрация распознаваемых сигналов является непременной процедурой при обнаружении и распознавании сообщений. Под фильтрацией понимают любое преобразование сигналов, при котором во входной последовательности обрабатываемых данных целенаправленно изменяются определенные соотношения между различными параметрами сигналов. Системы, избирательно меняющие форму сигналов, устраняющие или уменьшающие помехи, извлекающие из сигналов определенную информацию и т.п., называют фильтрами. Соответственно, фильтры с любым целевым назначением являются частным случаем систем преобразования сигналов. Программируемые логические интегральные схемы (ПЛИС) представляют собой конфигурируемые интегральные схемы, логика работы которых определяется посредством их программирования. Применение ПЛИС для задач цифровой обработки сигналов позволяет получать устройства, способные менять конфигурацию, подстраиваться под определенную задачу за счет их гибко изменяемой, программируемой структуры. При разработке сложных устройств могут применяться в качестве компонентов для проектирования готовые блоки - IP-ядра или сложно-функциональные блоки (СФ-блоки). Использование программных СФ-блоков позволяет наиболее эффективно задействовать их в конечной структуре, в значительной степени сократить затраты на проектирование. Цель работы состоит в построении RTL модели СФ-блока цифровой обработки сигналов, его верификации как на логическом уровне, так и физическом
Ключевые слова: цифровая обработка сигналов, программируемая логика, временная диаграмма
Введение
В общем случае под термином цифровой фильтр называют аппаратную или программную реализацию математического алгоритма, преобразующего определенным образом цифровой сигнал. Классификация цифровых фильтров обычно базируется на функциональных признаках алгоритмов цифровой фильтрации. Цифровые фильтры могут иметь параметры, реализация которых невозможна в аналоговых фильтрах, не требуют периодического контроля и калибровки и один фильтр может обрабатывать несколько входных каналов или сигналов при этом точность ограничена только используемой разрядностью отсчетов. При этом реализация блоков цифровой обработки сигналов на ПЛИС значительно упростит аппаратные затраты и дает возможность максимально эффективно использовать указанные особенности цифровых фильтров.
Цель работы заключается в построении RTL модели СФ-блока цифровой обработки сигналов и его верификации, которая включает в себя ряд задач, связанных с различными под-
ходами и методами проектирования цифровых устройств. В данной работе изучены инструменты построения схем функциональных узлов с использованием встроенного схемного редактора и стандартных библиотечных элементов, а также ряд модулей проекта были получены на основе прямого программирования и являются уникальными [1].
Разрабатываемая модель СФ-блока цифровой обработки сигналов обеспечивает:
1. Трансфертную и рекурсивную модификацию сигнала.
2. Микширование выходных отчётов профилей фильтрации.
3. Децимацию и интерполяцию входных и выходных отчётов.
4. Работу с внешними модулями 1^, АЦП и ЦАП.
5. Получение команд управления с использованием интерфейса SPI.
6. Управление профилями фильтрации посредствам линк-порта.
© Пирогов А.А., Пирогова Ю.А., Гвозденко С.А., Шардаков Д.В., Жилин Б.И., 2020
Общая структура СФ-блока цифровой обработки сигналов
Разработанный СФ-блок представляет собой структуру, состоящую из следующих модулей (рис. 1):
1. Ядро фильтра, позволяющее проводить N-канальную итеративную обработку данных.
2. Буфер-синхронизатор предназначен для синхронизации отдельных модулей управления транзакциями данных. Содержит буферы FIFO входных и выходных каналов, блоки управления буферами FIFO и блочной памятью. Каждый буфер имеет два канала, которые
могут работать как в параллельном, так и в последовательном режиме.
3. Линк-порт служит для быстрого управления режимами обработки сигнала путём передачи по 4-битному параллельному интерфейсу номера профиля для левого и правого канала.
4. Модуль SPI позволяет осуществлять внешнее управление СФ-блоком, предназначен для чтения и записи регистров конфигурации модулей устройства, а также для доступа к памяти программы.
Модуль (аудиокодек) предназначен для управления передачи аудиоданных в системе.
Рис. 1. Общая структура сложно-функционального блока (СФ-блока) цифровой обработки сигналов Модуль ядра фильтра
Модуль ядра фильтра предназначен для выполнения операций итеративной обработки сигнала с входа аудиокодека, буфера или предыдущего результата работы канала, выдачи результата работы в аудиокодек, в накопитель канала, в межканальный накопитель (при
совместной работе нескольких каналов) и буфер. Модуль включает в свою структуру умножитель с накопителем, блок управления, контроллер памяти. Схема модуля фильтра и временная диаграмма работы представлена ниже на рис. 2 и рис. 3.
Рис. 2. Схема ядра фильтра
Рис. 3. Временная диаграмма работы фильтра
Параметры модуля: sample_widch = 32-разрядность входных отчётов сигнала; kf_widch = 32-разрядность коэффициентов; kf_dot_pos = 24-разрядность дробной части коэффициентов; adres_kf_widch = 8-разрядность адреса памяти коэффициентов; adres_zs_widch = 8-разрядность адреса памяти промежуточных отчётов.
Интерфейс модуля:
Clk - вход системной частоты.
Rst - асинхронный сброс модуля.
Input wire kf_pointer - указатель на начало массива коэффициентов текущего профиля фильтрации.
Input wire zs_pointer - указатель на начало буфера промежуточных результатов текущего профиля фильтрации.
Input wire zs_max - количество коэффициентов в текущем профиле.
Input wire zs_sim - призрак симметричности коэффициентов.
Input wire ZS_incn - инкремент/декремент чтения.
Input wire signed sample_in - входные данные.
Input wire sample_in_strob - строб входные данных.
Output wire signed sample_out - выходные данные.
Output wire sample_out_strob - строб выходных данных, единичный импульс на частоте Clk.
Output wire z_wadres - адрес чтения буфера промежуточных отчётов.
Output wire z_we - строб записи в z-буфер.
Output wire z_wdata - выход данных для записи в z-буфер.
Output wire z_radres - выход данных на запись в z-буфер.
Input wire z_rdata - вход данных из z-буфера.
output wire kf_radres - адрес чтения памяти коэфицентов.
input wire kf_rdata - выход памяти коэффициентов.
output wire ready - строб готовности фильтра принять новые данные.
Блок управления предназначен для контроля фильтрационными каскадами с помощью N-канального стекового автомата, использующего распределенную память программ. Позволяет управлять кольцевым буфером, выдает сигналы адреса чтения данных и записи текущего отчета в линию сдвига.
Модуль умножителя обеспечивает умножение входных данных в формате с фиксированной точкой и прибавление предыдущего
DJN[23..0]( KJN[31..0][
результата операции. Схема представлена ниже (рис. 4).
Параметры модуля: parameter di_width = 24-разрядность порта входных данных; parameter kf_width = 32-разрядность порта входных коэффициентов; parameter kf_dot_pos = 24-разрядность дробной части
Интерфейс модуля:
Input clk - тактирование модуля.
Input rst - асинхронный сброс триггеров.
Input ce - разрешение работы триггеров.
Input add_enable - разрешение накопления.
Input wire signed d_in - вход данных.
Input wire signed k_in - вход коэффициентов.
Output wire signed result_o - результат.
Output wire result_val_o - сигнал валидно-сти выходных данных.
J-^RESULT val о
J-^RESULT ot31 ..01
Рис. 4. Общая структурная схема умножителя
Контроллер памяти предназначен для организации доступа к оперативной памяти (ОЗУ) системы, буферу-синхронизатору и модулю внешнего управления в режиме сквозной адресации, блокам фильтрации в режиме постраничной адресации [2].
ОЗУ включает банк коэффициентов фильтра (Bank «Cf»), банк входных, выходных и промежуточных отчётов работы блока фильтра (Bank «Zs»), банк начальных и конечных результатов работы фильтра (Bank «Sd»).
Модуль I2S
Шина I2S передает по разным линиям сигналы синхронизации и сигналы данных. Интерфейс I2S соответствуют следующие сигналы:
1. Тактовый сигнал битовой синхронизации.
2. Тактовый сигнал фреймовой синхронизации.
3. Сигнал данных, который может передавать или принимать 2 разделённых по времени канала [3].
Каналы для приёма и передачи данных разделены. Контроллер принимает данные, передаваемые звуковым кодеком, и передает после обработки. Схема контроллера I2S и его временная диаграмма представлены на рис. 5 и рис. 6.
Параметры модуля: parameter mclk_fs -количество тактов mclk за период rlclk; parameter datasize - разрядность параллельных портов; parameter framesize - количество тактов bclk в полупериод rlclk; parameter clkin_div -делитель mclk.
Интерфейс модуля:
Input clk_i - вход тактирование модуля.
Input rst - вход асинхронного сброса.
Input wire datain_l - вход данных ЦАП левый канал.
Input wire datain_r - вход данных ЦАП правый канал.
Output reg dataout_l - выход данных АЦП левый канал.
Output reg dataout_r - выход данных АЦП правый канал.
Output wire dataout_l_strob - строб выдачи данных АЦП левый.
Output wire dataout_r_strob - строб выдачи данных АЦП правый канал.
Output wire i2s_dac_mclk_o - сигнал тактирования ЦАП.
Output wire i2s_dac_bclk_o - сигнал битовой синхронизации ЦАП.
Output wire i2s_dac_sdout_o - последовательный вход ЦАП.
Output wire i2s_dac_rlclk_o - сигнал канальной синхронизации ЦАП.
Output wire i2s_adc_mclk_o - выход тактирования АЦП.
Inout wire i2s_adc_bclk_o - битовая синхронизация АЦП.
Input wire i2s_adc_sdin_o - последовательный выход АЦП.
Inout wire i2s_adc_rlclk_o - канальная синхронизация АЦП.
Output dac_strob_cr - строб загрузки новых данных для передачи ЦАП правый канал.
Output dac_strob_cl - строб загрузки левого канала ЦАП.
I2S_master_configreg - регистр конфигурации модуля I2S_master.
Рис. 5. Общая структурная схема контроллера I2S
Рис. 6. Временная диаграмма работы контроллера I2S
Модуль SPI
Модуль обеспечивает доступ устройства управления к внутренней памяти и регистрам управления по средствам передачи байта управления. Схема модуля представлена на рис. 7, временные диаграммы на рис. 8 и рис. 9.
Параметры модуля: data_widtch = 32; -разрядность шины данных; addr_widtch = 16; -
разрядность шины адреса; cpha(master) = 0 -фаза синхронизации, установка данных по спаду; йтеЛй =1 - порядок следования, первый старший бит; byteorder = 0 - порядок следования, первый младший бит; miso_pol = уровень выхода последовательного порта при ожидании.
Интерфейс модуля:
С1к_ - вход тактирования модуля.
Rst - асинхронный сброс.
Addr_r - выход адреса слова чтения.
Addr_w - выход адреса кодового слова за-
писи.
D_in - вход шины данных. Dqo - выход шины данных We_o - строб записи в память.
Spi_cs - разрешение работы последовательного порта.
Spi_sck - тактовый сигнал последовательного порта.
Spi_mosi - вход данных последовательного порта.
Spi_miso - выход данных последовательного порта.
Рис. 7. Структурная схема контроллера SPI
i-Signáis- Time - Afavos 18 E Ш5 2SG IK
data out[15:0]= заве рЗАВ !62CD
dout[15:a]= авве J63B2 ВВВВ
ADRES[15:0]= 9996 8662
DATA[31:0] - 33666633 ABCDEF23
elk = i шшшдтшлшшлпишишшлшшпшшш ПЛШШПЖМШ^^ пшшд1ш1шшштш1дшшшшш1
SPI SCK = ГШ Л П П П ГШ П П ЛПЛЛ П_П_ПГ1Ллп U1ЛПЛ ГШ ЛЛЛЛ_.Ш1ШТП_ПЛЛЛ.П_П -ЦП ъгш ллппгишдгт
SPI cs = —1 п П П
SPI MIS0 = III 1
SPI MOSI= 1 1 п п
shift reg[15:a]= 9009 /,-«-/,*),+- д*- 1+ XJfíJfrXíJfrJí НЕЖЕШЫЕЕНЕКВЕ®
sck strob = n ti Л П П OXlLiULLOJlil_IUULILIL шшиш П П п П П Л JULLLOJUUUL 1__II_ül__ILUJI__IÜÜ
shift enable- П 11 11 Л П ULULO П_П Л П Ж. П П П Шп ULÜtJl П В И JLO ILO п. JULP П. njUUUL LULJULUJJJLJULn
start transmit = П
end trasmit- 1 П п n
es negedge - П П п П
cs posedge = 1 п п П
cnt rx bit[3:0] - [ею
cnt tx part[1:0]= a ft. Ь Ь te ь
Рис. 8. Временная диаграмма работы модуля в режиме «C-D8»
Рис. 9. Временная диаграмма работы модуля в режиме «serial»
95
Считывание данные с линии MISO происходит по фронту SCK, установка данных на выходе MISO - по спаду [4]. Входные и выходные данные передаются старшим битом вперёд, данные в режиме «serial» младшим байтом вперёд. Также выдачу сигнала прерывания определяем путём инверсии уровня MISO_POL.
Разработанная модель СФ-блока цифровой обработки сигналов была реализована и прошла физическую верификацию на базе отладочной платы Basys 2 на основе ПЛИС Xilinx Spartan 3E (рис. 10). В тестовом стенде были также использованы внешние модули АЦП и ЦАП. В качестве устройства управления использован микроконтроллер, который в момент включения устройства производит загрузку программы и таблицы коэффициентов фильтров. Реконфигурируемое устройство было проверено в режимах работы фильтра нижних и высоких частот, полосового фильтра. Работа тестовой системы подтвердила результаты проведенного моделирования из чего можно сделать вывод, что полученная модель является законченной и работоспособной.
Заключение
В ходе выполнения данной работы было спроектировано реконфигурируемое цифровое устройство на базе ПЛИС, позволяющее проводить последовательную и многоканальную обработку аудиосигналов. В качестве устройства контроля был использован микроконтроллер, управляющий СФ-блоком по интерфейсу БР1. СФ-блок имеет открытую архитектуру, что позволяет адаптировать его в системе под требуемую задачу. Полученная архитектура обладает также высокой эффективностью за счет небольшого количества задействованных вентилей ПЛИС (порядка 25% от общего доступного числа), что дает возможность наращивания структуры с добавлением дополнительных модулей - ядер фильтра.
Литература
1. Экспериментальное исследование сверхширокополосной антенны, построенной на основе модификации плоской линзы Люнеберга / С.А. Антипов, А.В. Ашихмин, В.В. Негробов, С.М. Фёдоров // Вестник Воронежского государственного технического университета. 2012. Т. 8. № 3. С. 113-118.
2. Башкиров А.В., Свиридова И.В., Муратов А.В. Эффективное многопороговое декодирование недвоичных кодов с предварительной оценкой ошибочности проверок // Вестник Воронежского государственного технического университета. 2015. Т. 11. № 3. С. 99-101.
3. Пирогов А.А. Методы повышения помехозащищенности и эффективности кодирования сетей связи абонентского доступа // Вестник Воронежского государственного технического университета. 2011. Т. 7. № 1. С. 162-163.
4. Методика проектирования синтезатора частот прямого цифрового синтеза на базе ПЛИС / А.А. Пирогов, Е.А. Бочаров, Э.В. Сёмка, О.Ю. Макаров // Вестник Воронежского государственного технического университета. 2018. Т. 14. № 6. С. 108-116.
Рис. 10. Тестовый стенд на базе отладочной платы Basys 2
Поступила 01.11.2020; принята к публикации 21.12.2020 Информация об авторах
Пирогов Александр Александрович - канд. техн. наук, доцент, Воронежский государственный технический университет (394006, Россия, г. Воронеж, ул. 20-летия Октября, д. 84), e-mail: pirogov.alx@gmail.com
Пирогова Юлия Александровна - магистрант, Воронежский государственный технический университет (394006, Россия, г. Воронеж, ул. 20-летия Октября, д. 84), e-mail: gvendilon@mail.ru
Гвозденко Сергей Анатольевич - аспирант, Воронежский государственный технический университет (394006, Россия, г. Воронеж, ул. 20-летия Октября, д. 84), e-mail: jgsar@mail.ru
Шардаков Дмитрий Вячеславович - аспирант, Воронежский государственный технический университет (394006, Россия, г. Воронеж, ул. 20-летия Октября, д. 84), e-mail: demon.shar@yandex.ru
Жилин Борис Иванович - канд. техн. наук, старший преподаватель, Военный учебно-научный центр Военно-воздушных сил «Военно-воздушная академия им. проф. Н.Е. Жуковского и Ю.А. Гагарина» (394064, Россия, г. Воронеж, ул. Старых Большевиков, 54 «А»), e-mail: borishms@mail.ru
DEVELOPMENT OF RECONFIGURABLE DEVICES BASED ON PROGRAMMABLE LOGIC
INTEGRATED CIRCUITS
A.A. Pirogov1, Yu.A. Pirogova1, S.A. Gvozdenko1, D.V. Shardakov1, B.I. Zhilin2
Voronezh State Technical University, Voronezh, Russia 2Military Scientific Educational Center of Military-Air Forces "N.E.Zhukovsky and Ju.A. Gagarin
Military-Air Academy", Voronezh, Russia
Abstract: digital filtering of recognized signals is an indispensable procedure for the detection and recognition of messages. Filtering is understood as any transformation of signals in which certain relationships between different signal parameters are purposefully changed in the input sequence of the processed data. Systems that selectively change the shape of signals, eliminate or reduce interference, extract certain information from the signals, and so on, are called filters. Accordingly, filters with any purpose are a special case of signal conversion systems. Programmable logic integrated circuits (FPGAs) are configurable integrated circuits whose logic is defined through programming. The use of FPGAs for digital signal processing tasks makes it possible to obtain devices capable of changing the configuration, adapting to a specific task due to their flexibly changeable, programmable structure. When developing complex devices, ready-made blocks - IP-cores or complex-functional blocks (SF blocks) - can be used as components for design. The use of software SF-blocks allows them to be used most effectively in the final structure, to a significant extent to reduce design costs. The purpose of the work is to build an RTL model of the SF-block for digital signal processing, its verification both at the logical and physical levels
Key words: digital signal processing, programmable logic, timing diagram
References
1. Antipov S.A., Ashikhmin A.V., Negrobov V.V., Fyedorov S.M. "Experimental study of an ultra-wideband antenna based on a modification of a flat Luneberg lens", Bulletin of Voronezh State Technical University (Vestnik Voronezhskogo gosudarstvennogo tekhnicheskogo universiteta), 2012, vol.8, no. 3, pp. 113-118.
2. Bashkirov A.V., Sviridova I.V., Muratov A.V. "Efficient multi-threshold decoding of non-binary codes with preliminary error estimation of checks", Bulletin of Voronezh State Technical University (Vestnik Voronezhskogo gosudarstvennogo tekhnicheskogo universiteta), 2015, vol.11, no. 3, pp. 99-101.
3. Pirogov A.A. "Methods for increasing noise immunity and coding efficiency of communication networks of subscriber access", Bulletin of Voronezh State Technical University (Vestnik Voronezhskogo gosudarstvennogo tekhnicheskogo universiteta), 2011, vol.7, no. 1, pp. 162-163.
4. Pirogov A.A., Bocharov E.A., Syemka E.V., Makarov O.Yu. "Methodology for designing a direct digital synthesis frequency synthesizer based on FPGAs", Bulletin of Voronezh State Technical University (Vestnik Voronezhskogo gosudarstvennogo tekhnicheskogo universiteta), 2018, vol.14, no. 6, pp. 108-116.
Submitted 01.11.2020; revised 21.12.2020
Information about the authors
Aleksandr A. Pirogov, Cand. Sc. (Technical), Associate Professor, Voronezh State Technical University (84 20-letiya Oktyabrya str., Voronezh 394006, Russia), e-mail: pirogov.alx@gmail.com
Yuliya A. Pirogova, MA, Voronezh State Technical University (84 20-letiya Oktyabrya str., Voronezh 394006, Russia), e-mail: gvendilon@mail.ru
Sergey A. Gvozdenko, Graduate student, Voronezh State Technical University (84 20-letiya Oktyabrya str., Voronezh 394006, Russia), e-mail: jgsar@mail.ru
Dmitriy V. Shardakov, Graduate student, Voronezh State Technical University (84 20-letiya Oktyabrya str., Voronezh 394006, Russia), e-mail: demon.shar@yandex.ru
Boris I. Zhilin, Cand. Sc. (Technical), Assistant Professor, Military Scientific Educational Center of Military-Air Forces "N.E. Zhukovsky and Ju.A. Gagarin Military-Air Academy" (54 "A" Starykh Bol'shevikov str., Voronezh 394064, Russia), e-mail: borishms@mail.ru
