CC BY
75
УДК 621.3
РАЗРАБОТКА ОСНОВНЫХ ФУНКЦИОНАЛЬНЫХ БЛОКОВ ПЛИС ТИПА ППВМ С ОДНОУРОВНЕВОЙ СТРУКТУРОЙ МЕЖСОЕДИНЕНИЙ
А.В. Строгонов, С.И. Давыдов, А.В. Арсентьев, М.С. Мотылев, Д.С. Шацких
В статье рассматривается разработка основных функциональных блоков ПЛИС типа ППВМ с одноуровневой структурой межсоединений
Ключевые слова: программируемые пользователем вентильные матрицы, логический блок, структура межсоединений
В данной работе выполняется разработка основных функциональных блоков
программируемой логической ИС (ПЛИС) типа программируемые пользователем вентильные матрицы (ППВМ) с одноуровневой структурой межсоединений. ПЛИС состоит из массива логических элементов подключаемых с помощью соединительных блоков С1 и С2 к вертикальным и горизонтальным трассировочным каналам межсоединений. Соединительные блоки С1 и С2 представляют собой программируемые коммутаторы на мультиплексорных структурах. Для коммутации выходов ЛБ в блоке С2 используются коммутаторы (демультиплексоры) типа Наск-Ю-рш (один п-МОП ключ на каждое соединение) на проходных п-МОП ключах. В соединительных блоках С1 и С2 в качестве буферных элементов используются два последовательно соединенных инвертора.
Коммутация межсоединений в каналах осуществляется с помощью программируемого коммутатора-маршрутизатора (8-блок) представ-ляющего1 из себя два шеститранзисторных п-МОП ключа, два непрерывных прямых горизонтальных и два вертикальных каналов.
Строгонов Андрей Владимирович - ВГТУ, д-р техн. наук, профессор, тел. (473) 243-76-95, e-mail: [email protected]
Давыдов Сергей Игоревич - ВГТУ, аспирант, тел. (473) 243-76-95, e-mail: [email protected] Арсентьев Алексей Владимирович - ВГТУ, ст. преподаватель, тел. (473) 243-76-95, e-mail:
Мотылев Максим Сергеевич - ВГТУ, аспирант, тел. (473) 243-76-95, e-mail: hurricane14@yandex. ru Шацких Дмитрий Сергеевич - ВГТУ, аспирант, тел. (473) 243-76-95, e-mail: d.shackih@mail. ru
Рис. 1. Схема буфера с восстановлением уровня с р-МОП транзистором (фиксатором) в положительной обратной связи
Совместно с п-МОП ключом применяется буфер восстановления уровня сигнала (рис.1), т.к. при использовании п-МОП ключей высокий уровень в цепочке снижается после каждого элемента на величину порогового напряжения (рис. 2).
Рис. 2. Уменьшение высокого уровня сигнала в цепочке п-МОП ключей
Замена программируемого межсоединения на жесткое показано на рис.3. Это позволяет уменьшить число конфигурационных ячеек памяти, буферов восстановления уровня сигнала и существенно увеличить быстродействие ПЛИС.
в)
Рис. 3. Замена программируемого соединения (а) на жесткое (б) высокоскоростное соединение и различные
варианты реализации коммутационного блока (в)
На рис.4 показана детализированная каналах ПЛИС ППВМ используются
структура одной плитки ПЛИС ППВМ. Для сегментированные межсоединения (рис.5)
конфигурирования одной плитки требуется 48 различной длины, 1, 2, 4, 4, проходящие
ячеек памяти. В горизонтальных и вертикальных непрерывно через 1, 2, 4, 4 логических блока.
Вертикальный трассировочный канал
Рис. 4. Детализированная структура одной плитки ПЛИС ППВМ
Logic Block Logic Block Logic Block Logic Block Logic Block
Logic Block Logic Block Logic Block Logic Block Logic Block
Logic Block Logic Block Logic Block Logic Block Logic Block
Logic Block Logic Block Logic Block Logic Block Logic Block
Logic Block
Logic Block Logic Block Logic Block Logic Block
сегменты межсоединений различной длины
через 1 ЛБ
--------- через 2 ЛБ
--------- через 4 ЛБ
--------- через 4 ЛБ
Рис. 5. Структура межсоединений ПЛИС ППВМ
Анализ современных архитектур
межсоединений ПЛИС показывает активное использование горизонтальных и вертикальных прямых соединений пересекающих несколько блоков. В ПЛИС Stratix II фирмы Altera горизонтальные соединения входящие в многоканальные соединения включают в себя: прямые соединения между логическими блоками и соседними блоками; R4 соединения проходящие через четыре блока; R24 высокоскоростные
соединения пересекающие 24 блока или всю ширину кристалла. Вертикальные соединения аналогичны горизонтальным. Вертикальные соединения содержат C4 соединения, проходящие через четыре блока вверх или вниз; C16
высокоскоростные соединения пересекающие 16 блоков или всю высоту ПЛИС. В ПЛИС Stratix III горизонтальные соединения так же содержат
прямые соединения между логическими блоками и соседними блоками; Я4 соединения проходящие через четыре блока; И20 высокоскоростные
соединения пересекающие 20 блоков или всю ширину кристалла. В ПЛИС У1йех-5 фирмы ХШпх используются прямые диагональные соединения.
Для программирования конфигурационных ячеек памяти СОЗУ необходимо два универсальных (сдвиговых) регистра, один 4-х разрядный (регистр столбца) и один 12-ти разрядный (регистр строки), 12 строк на 4 столбца, итого требуется запрограммировать 48 бит конфигурационной памяти одной плитки ПЛИС. Поэтому бит 20 в логическом блоке необходим для кратности 4. С этой же целью необходимы биты 43, 44 в соединительном блоке С1. На рис.6 показано, как можно сконфигурировать 8-блок.
Рис. 6. Использование 3 - х разрядов сдвигового 12 -ти разрядного регистра строки и 4 - х разрядного регистра столбца для конфигурирования 8-блока, состоящего из 12 -ти п-МОП-ключей
В таблице показана конфигурационная карта памяти одной плитки ПЛИС ППВМ. Первые 16 бит определяют булеву функцию, заложенную в ЬиТ-таблицу. Остальные биты определяют тип
выхода логического блока (регистерный или комбинаторный), настраивают соединительные блоки С1, С2, коммутатор-маршрутизатор 8-блок.
Конфигурационная карта памяти одной плитки ПЛИС Lego FPGA
Функциональный блок Номер триггера в 12-ти разрядном сдвиговом регистре для программирования строки конфигурационного ОЗУ Конфигурационные биты (ячейки памяти) Функция
1 2 3 4
Логический блок
LUT-таблица 1 1-4 F(In3=0, In2=0, In1=0, In0=0) F(In3=0, In2=0, In1=1, In0=1)
2 5-8 F(In3=0, In2=1, In1=0, In0=0) F(In3=0, In2=1, In1=1, In0=1)
3 9-12 F(In3=1, In2=0, In1=0, In0=0) F(In3=1, In2=0, In1=1, In0=1)
4 13-16 F(In3=1, In2=1, In1=0, In0=0) F(In3=1, In2=1, In1=1, In0=1)
триггер DFF, асинхронные входы Set/Reset 5 17-18 Bit18=x Bit17=1 - активный низкий или Bit17=0 - активный высокий Bit18=1 Bit17=x - Set или Bit18=0 Bit17=x - Reset (x или 0 или 1)
выходной мультиплексор 2 в 1 19-20 Bit19=1 - регистерный выход Bit19=0 - комбинаторный выход Bit20 - не используется
Соединительный блок С2
коммутатор track-to-pin 6 21-24 Выход логического блока подключается к трекам Ь0, Ь1, Н2, Н3 с помощью коммутатора йаск-Ю-рш
Продолжение табл. 1
1 2 3 4
Мультиплексор 4 в 1 7 26-25 28-27 Верхний мультиплексор: 00 - трек 0, 01 - трек 1, 10 - трек 2, 11 - трек 3 Нижний мультиплексор: 00 - трек 0, 01 - трек 1, 10 - трек 2, 11 - трек 3
Коммутатор-маршрутизатор, S-блок
8 29-32 29 - L0,T0; 30 - T0,R0 31 - L1,T1; 32 - T1,R1
9 33-36 33 - L0,R0; 34 - T0,B0 35 - L1,R1; 36 - T1,B1
10 37-40 37 - L0,B0; 38 - B0,R0 39 - L1,B1; 40 - B1,R1
Соединительный блок С1
Мультиплексор 4 в 1 11 41-44 Подключение входа Set/Reset определяется битами 42,41. Левый верхний мультиплексор: 00 - трек 0, 01 - трек 1, 10 - трек 2, 11 - трек 3 Bit43, Bit44 не используются
12 45-48 Левый нижний мультиплексор: Bit45, Bit46 00 - трек 0, 01 - трек 1, 10 - трек 2, 11 - трек 3 Правый мультиплексор: Bit48, Bit47 00 - трек 0, 01 - трек 1, 10 - трек 2, 11 - трек 3
Для воплощения открытой архитектуры в кремний потребуется САПР БИС начального уровня: схемотехический редактор, редактор
топологии, средства размещения и трассировки блоков, контроль геометрических (DRC) и электрических (ERC) проектных норм, сравнение топологической реализации схемы с её исходным описанием (LVS) и топологическая библиотека для проектирования по методу стандартных ячеек.
Литература
1. Blair Fort, Daniele Paladino, Franjo Plavec. Full Custom Layout of an SRAM-Based FPGA. Final Report. ECE1388. VLSI Desig Methology. Toronto, University of Toronto. December, 2004.
2. Betz V. and Rose J. “How Much Logic Should Go
in an FPGA Logic Block?” // IEEE Design and Test Magazine, Spring 1998, pp.10-15.
3. Betz V. and Rose J. “FPGA Routing Architecture: Segmentation and Buffering to Optimize Speed and Density” // IEEE Design and Test Magazine, Spring 1999, pp.23-29.
4. David Lewis et al. “The Stratix™ Logic and Routing Architecture”. Proc FPGA-02, pp.12-20.
5. Elias Ahmed and Jonathan Rose. “The Effect of LUT and Cluster Size on Deep-Submicron FPGA Performance and Density”, Proc FPGA-00, pp.3-12.
6. Tomasz S. Czajkowski and Jonathan Rose. A
Synthesis Oriented Omniscient Manual Editor FPGA’04, February 22-24, 2004, Monterey,
California, USA, pp.89-98.
7. Ракитин В.В. Интегральные схемы на КМОП-транзисторах М.: 2007, 307 c.
Воронежский государственный технический университет
DESIGN BASIC FUNCTION UNIT OF FPGA WITH SINGLE-LEVEL STRUCTURE
INTERCONNECTION
A.V. Strogonov, S.I. Davydov, A.V. Arsentjev, M.S. Motylev, D.S. Shackih
In article consider of design basic function unit FPGA with single-level structure interconnection Key words: field-programmable gate arrays, logic blocks, routing architectures
