CC BY
133
УДК 621.3
АНАЛИЗ ТРАССИРОВОЧНЫХ РЕСУРСОВ ПЛИС ТИПА «ПРОГРАММИРУЕМЫЕ ПОЛЬЗОВАТЕЛЕМ ВЕНТИЛЬНЫЕ МАТРИЦЫ»
А.В. Строгонов, А.В. Быстрицкий, С.С. Амантаев
Рассматриваются трассировочные ресурсы ПЛИС типа ППВМ при переходе от 2D к 3D технологиям Ключевые слова: ПЛИС, маршрутизатор, структура трассировочных каналов
ПЛИС типа ППВМ фирмы Altera серии FLEX10K и FLEX6K по зарубежной классификации можно рассматривать как полуиерархические, а серии APEX иерархической архитектуры с многоуровневой структурой трассировочных каналов, в которых верхний уровень иерархии представляет непрерывные (несегментированные) длинные линии (FastTrack - длинное непрерывное межсоединение в трассировочном канале), простирающиеся через весь кристалл, половину и четверть кристалла по вертикальным и горизонтальным направлениям (рис.1).
Большинство же других коммерческих архитектур ПЛИС типа ППВМ по технологии СОЗУ (например, ПЛИС фирмы Xilinx серии Virtex) имеет одноуровневую структуру, когда кластеры из логических блоков окружены с четырех сторон межсоединениями горизонтальных и вертикальных трассировочных каналов, равномерно
распределенных по всей площади кристалла.
На рис.2 показано подключение кластера из базовых логических элементов (BLE) к
горизонтальным и вертикальным трассировочным
W = W
каналам ( х Y) в ПЛИС с одноуровневой структурой межсоединений (академическая ПЛИС с симметричной структурой, известная под названием как ПЛИС с “островковой структурой” (Island-style)) с помощью мультиплексоров частичной коммутации [2].
Подключение входов/выходов кластера к трассировочным каналам осуществляется с четырех сторон. Трассировочные каналы сегментируются маршрутизаторами (матрица переключателей) типа
F = 3
Disjoint с коэффициентом разветвления S .
В ранних сериях ПЛИС типа ППВМ преимущество отдавалось использованию сегментов межсоединений короткой длины, а длинные линии набирались из коротких межсоединений разделенных между собой электронными ключами (проходные транзисторы или буферы с третьим
Строгонов Андрей Владимирович - ВГТУ, д-р техн. наук, профессор, e-mail: [email protected], тел. (473) 2437695
Быстрицкий Алексей Викторович - ОАО “КТЦ-Электроника”, гл. конструктор, e-mail:
alexis_by stritsky @edc-electronics.ru
Амантаев Сергей Сергеевич - ВГТУ, аспирант, e-mail: [email protected], тел. (473) 2437695
Рис. 1. Частичная и полная коммутация в индустриальной ПЛИС типа ППВМ серии FLEX 8K компании Altera
Рис.2. Подключение кластера к трассировочным каналам в ПЛИС с одноуровневой структурой межсоединений (академическая ПЛИС)
состоянием), что приводило к возрастанию задержек распространения сигналов в длинных линиях, за счет внесения паразитных сопротивлений и емкостей проходными транзисторами.
В современных индустриальных ПЛИС, например в ПЛИС XC5200 фирмы Xilinx используется 6 уровней межсоединий в трассировочных ресурсах [3] (рис.3): 1 - короткие линии (X1, длина сегментации межсоединений в одну глобальную трассировочную матрицу (GRM)); 2 - линии двойной длины (X2, длина сегментации через одну GRM); 3 - прямые соединения (direct connects) между кластерами (VersaBlock) из логических блоков без захода в GRM; 4 -длинные/глобальные линии, простирающиеся через весь кристалл, по ним передаются глобальные сигналы сброса/установки; 5 - локальная матрица
межсоединений (LIM, входные коммутаторы для подключения кластера VersaBlock); 6 -
вспомогательные межсоединия для логических ячеек (LC) в кластере (TS, коммутаторы на входы LC). ПЛИС Lattice ORCA IV серии содержит 23 % X1, 70 % X6 и 7 % длинных линий в половину кристалла. ПЛИС Xilinx серии Virtex4 содержит 22 % X1, 66 %X6 и 13 % X24 длинных линий в горизонтальных и вертикальных направлениях.
Прямые соединения имеют наименьшую
задержку распространения сигнала и эффективны для реализации быстрых арифметических модулей, обладающих большим числом локальных
соединений, критичных по скорости. Длинные линии предназначены для больших разветвлений по выходу и эффективны для реализации шин в проектах пользователя.
Рис.3. Уровни межсоединий в трассировочных ресурсах ПЛИС XC5200 фирмы Xilinx
В настоящее время современные индустриальные ПЛИС типа ППВМ серии Stratix фирмы Altera и Virtex фирмы Xilinx имеют сегментируемую трассировочную структуру межсоединений. В архитектуре ПЛИС семейства Stratix фирмы Altera соединения между конфигурируемыми логическими блоками (КЛБ представляет из себя кластер логических элементов), TriMatrix памятью, DSP-блоками, и элементами ввода/вывода (ЭВВ) осуществляется с помощью сети многоканальных межсоединений MultiTrack с использованием технологии DirectDrive™
Многоканальные соединения представляют собой непрерывный, оптимизированный набор шин различной длины и скорости, используемые для меж- и внутри- блоковой разводки. Технология DirectDrive гарантирует идентичные
соединительные ресурсы для любой реализуемой булевой функции, независимо от её
месторасположения на кристалле ПЛИС. Многоканальные соединения представляют собой горизонтальные и вертикальные соединения, простирающиеся на фиксированное расстояние.
3D интеграция позваляет снизить нагрузку на межсоединения, снизить мощность потребления и уменьшить задержки в межсоединениях. На рис.4 показана концепция создания 3D ПЛИС по технологии стекирования кристаллов [4]. За основу взята одноуровневая структура ПЛИС типа ППВМ. Конфигурационная память (ячейки СОЗУ) располагается в кристаллe Memory Layer, трассировочные ресурсы (маршрутизаторы SB и соединительные блоки CB) в кристалле Switch Layer, матрица логических блоков в кристалле CMOS Layer.
В 3D ПЛИС необходима интеграция функциональных блоков, таких как маршрутизаторы и соединительные блоки из 2D ПЛИС. В [5] предлагается модель коммутации
трассировочных ресурсов под названием “фабрика маршрутизации”, которая предполагает наличие матрицы из блоков коммутации (RB), при этом каждый из блоков коммутации связан со своим логическим блоком (рис.5). Конфигурационная память располагается в кристаллах Memory Layer 2 и Memory Layer 1, матрица коммутационных блоков (RB) в кристалле Switch Layer, матрица логических блоков (LB) в кристалле CMOS Layer.
Матрица коммутационных блоков покрыта горизонтальными и вертикальными
трассировочными каналами, межсоединения в которых сегментируются через 1 (X1) или 2 коммутационных блока (X2) (рис.6 и рис.7).
На рис.8 показана концепция создания 3D ПЛИС с использованием 3D маршрутизаторов [6]. LUT-таблицы, входящие в состав логических блоков, подсоединяются к горизонтальным и вертикальным трассировочным каналам с четырех сторон. Межкристальные соединения
осуществляются с помощью 3D маршрутизаторов. Коэффициент объединения по входу/выходу для
F = W
соединительных блоков C и коэффициент
разветвления
входящих
Fs = 5
межсоединений для
маршрутизаторов S . Число межкристальных соединений составляет 15-20 % от общего числа межсоединений в 3D ПЛИС логической емкостью 20K при числе кристаллов от 2-х до 4-х [6].
На рис.9 показано дальнейшее развитие концепции создания 3 D ПЛИС с использованием 3 D “плитки” (3D маршрутизатор с локальными трассировочными ресурсами) разработанной в Массачусетском технологическом институте (MIT) США [7,8]. “Плитка” представляет собой конфигурируемый логический блок (CLB) как у ПЛИС серии Virtex II фирмы Xilinx, состоит из четырех секций (Slice), объединенных локальной матрицей коммутации, которая непосредственно связана с 3 D маршрутизатором с возможностью межкристальной коммутации (Inter-strata via) [7].
Однако, 3D маршрутизаторам присущи недостатки: требуется большее число ключей на n-МОП транзисторах и конфигурационных ячеек памяти СОЗУ. Преимущество - позволяют существенно снизить ширину трассировочного канала, по сравнению с 2D ПЛИС, что приводит к
увеличению логической емкости ПЛИС; уменьшить задержки распространения сигналов, особенно в длинных линиях, и снизить мощность потребления.
Ниже перечислены недостатки 3D ПЛИС, присущие и 3D БИС:
- переходные отверстия через кремний (through-silicon vias - TSV, ранее употреблялся термин Inter-strata via, межкристальное соединение) оказывают существенное влияние на систему питания и температурный режим многослойной структуры БИС. Чрезвычайно трудно рассчитать, в каком месте переходные отверстия должны быть сформированы и как они будут влиять на систему питания и температурный режим;
- неясны ответы на вопросы, связанные с методами соединения кристаллов, количеством кристаллов в структуре, тепловыми условиями в многослойной структуре, методами тестирования и т.д. Развитие этого направления требует совмещения технологических решений на уровне кристалла, корпуса и системы в целом чтобы минимизировать влияние помех;
- возможности повышения уровня интеграции
с применением 3D-технологии ограничены оптимальным количеством стекируемых
кристаллов, поскольку при увеличении количества стекируемых кристаллов, количество
межкристальных соединений и сложность перечисленных проблем будет резко возрастать.
В заключение хочется отметить, что на сегодняшний момент в индустриальных ПЛИС используется технология wafer-level-processed stacked package с интеграцией на уровне коммутационной платы. Фирма Xilinx совместно с TSMC разработала новейшую серию ПЛИС FPGA (функциональная емкость 2 млн. эквивалентных вентилей) Virtex-7 с использованием интеграции на уровне коммутационной Si-пластины. Кристаллы Virtex-7 реализуются по технологии 28 нм, а межсоединения кристаллов выполняются в коммутационной Si-пластине с использованием хорошо отработанного 65 нм технологического процесса с 4 слоями металлизации. Что обеспечивает десятки тысяч межсоединений, высокую пропускную способность и малое время задержек распространения сигналов [8].
Рис.4. Концепция создания 3D ПЛИС по технологии стекирования кристаллов
Рис.5. Концепция “трассировочная фабрика” для создания 3D ПЛИС по технологии стекирования кристаллов
Рис.6. Матрица блоков коммутации (КБ) и горизонтальные и вертикальные трассировочные каналы в модели “трассировочная фабрика”
Рис.7. Подключение межсоединений с длиной сегментации в один (Single Interconnect) или два (Double Interconnect) RB к матрице
RB
Рис.8. Концепция создания 3D ПЛИС с использованием технологии стекирования кристаллов и 3D маршрутизаторов
Рис.9. Концепция создания 3D ПЛИС с использованием технологии стекирования кристаллов (MIT-архитектура)
Литература
1. Guy Lemieux, Paul Leventis, David Lewis Generating Highly-Routable Sparse Crossbars for PLDs // In ACM/SIGDA Int. Symp. on FPGA, 2000, Monterey, California, USA
2. Guy Lemieux, David Lewis Using Sparse Crossbars within LUT Clusters // In ACM/SIGDA Int. Symp. on FPGA, 2001, February 11-13, 2001, Monterey, California, USA.
3. www.xilinx.com
4. Mingjie Lin, Abbas El Gamal, Yi-Chang Lu, Simon Wong Performance Benefits of Monolithically Stacked 3-D FPGA // IEEE Transactions on computer-aided design of integrated circuits and systems, vol. 26, N. 2, FEBRUARY 2007.
5. Mingjie Lin, Abbas El Gamal A Routing Fabric for Monolithically Stacked 3D-FPGA // FPGA’07, February 1820, 2007, Monterey, California, USA.
6. Arifur Rahman, Shamik Das, Anantha P. Chandrakasan, Rafael Reif Wiring Requirement and ThreeDimensional Integration Technology for Field Programmable Gate Arrays // IEEE Transactions on very large scale integration (VLSI) systems, vol.11, N 1, February, 2003.
7. A.P. Chandrakasan, D.E. Troxel. 3-D FPGA Design and CAD Flow. The annual Progress Report 2004-2005 of the Research Laboratory of Electronics (RLE) at the Massachusetts Institute of Technology (MIT). http://www.rle.mit.edu/media/pr147/02.pdf.
8. Patrick Dorsey. Xilinx Stacked Silicon Interconnect Technology Delivers Breakthrouqh FPGA Capacity, Bandwidth, and Power Efficiency Xilinx WP380 (v1.0) October 27, 2010
Воронежский государственный технический университет ОАО “КТЦ-Электроника”, г.Воронеж
THE ANALYSIS OF FPGA TRACE RESOURCES OF TYPE "A USER-PROGRAMMABLE
GATE ARRAY"
A.V. Strogonov, А-V. Bystrisky, S.S. Amantaev
In article consider of FPGA routing architecture the transition of 2D to 3D
Key words: FPGA, switch box, interconnection architectures
