CC BY
12
ТЕХНИЧЕСКИЕ НАУКИ
РАЗРАБОТКА И ИССЛЕДОВАНИЯ ЦИФРОВЫХ СХЕМ С УЧЕТОМ СЛОЖНЫХ ЛОГИЧЕСКИХ КОРРЕЛЯЦИЙ Гапонов В.О.1, Геворгян А.М.2, Глебов А.Л.3, Миндеева А.А.4 Email: [email protected]
1 Гапонов Владимир Олегович - аспирант; 2Геворгян Арам Манукович - аспирант; 3Глебов Алексей Львович - доктор технических наук; 4Миндеева Алла Алексеевна - кандидат технических наук, кафедра проектирования и конструирования интегральных микросхем, Национальный исследовательский университет Московский институт электронной техники, г. Москва
Аннотация: в данной работе предлагается новый подход к разработке методов анализа цифровых схем, основанный на использовании сложных логических корреляций. В статье рассмотрен статический временной анализ (СВА), который на данный момент является основным методом временных верификаций в цифровых СБИС. Предлагается алгоритм временного анализа, который значительно точнее по сравнению с известными.
Указанное уточнение связано с учетом ложных путей распространения сигнала, на основе предварительно вычисленных логических корреляций между сигналами в цифровой схеме.
Ключевые слова: ложные пути, статический временной анализ, сложные логические импликации, простые логические импликации.
RESEARCH AND DEVELOPMENT OF DIGITAL CIRCUITS
BASED ON COMPLEX LOGICAL CORRELATIONS Gaponov V-О.1, Gevorgyan A-М.2, Glebov A.L.3, Mindeeva AA.4
1Gaponov Vladimir Olegovich - Postgraduate Student; 2Gevorgyan Aram Manukovich - Postgraduate Student; 3Glebov Alexey Lvovich - Doctor of Technical Science; 4Mindeeva Alla Alexeyevna - Doctor of Philosophy, DEPARTMENT OF DESIGN AND CONSTRUCTION OF INTEGRATED MICROCIRCUITS, NATIONAL RESEARCH UNIVERSITY MOSCOW INSTITUTE OF ELECTRONIC TECHNOLOGY, MOSCOW
Abstract: in this paper, we propose a new approach to the development of methods for analyzing digital circuits, based on the use of complex logical correlations. The article considers static timing analysis (STA), which at the moment is the main method of temporary verification in digital VLSI. An algorithm for time analysis is proposed, which is much more accurate than the known ones.
This refinement, taking into account the false propagation paths of the signal, based on the previously calculated logical correlations between the signals in the digital circuit. Keywords: false paths, static timing analyses, complex logical correlations, simple logical correlations.
УДК 621.3.049.771.14
Подход, предлагаемый в данной работе, относится к улучшению и разработке алгоритмов анализа и оптимизации цифровых СБИС, и связан с использованием простых и сложных корреляций между сигналами в цифровой схеме.
В качестве простой корреляции рассматриваются ПЛИ, Простые Логические Импликации (SLI = Simple Logic Implication). Это соотношение следования вида a=Va -> b=Vb, где a,b - сигналы (узлы) в схеме, Va,Vb - их логические значения (либо логический 0, либо логическая 1).
В качестве сложной корреляции рассматриваются 3 -ЛИ, Тройные Логические Импликации (3-LI). Это соотношение следования вида a=Va, b=Vb, -> c=Vc где a, b, c - сигналы (узлы) в схеме, Va,Vb,Vc - их логические значения (либо логический 0, либо логическая 1).
Нами разработаны алгоритмы быстрого вычисления большого числа ПЛИ и 3 -ЛИ, с целью их дальнейшего использования.
Ниже приведен список задач из области САПР СБИС, для которых учет простых корреляций (ПЛИ) привел к значительному улучшению (уточнению результатов). Содержанием данного проекта является разработка методов применения сложных корреляций (3-ЛИ).
1. Временной анализ (TA = Timing Analysis). Под временным анализом понимается либо обычный статический временной анализ, либо статистический временной анализ. Алгоритм основан на переборе самых длинных путей в схеме и отбрасыванию ложных путей на основе учета корреляций.
2. Анализ помехоустойчивости цифровых схем (DiNo = Digital Noise). Имеются в виду помехи, обусловленные емкостными связями между узлами схемы.
3. Моделирование с неопределенностью, получение интервальных оценок потребляемой мощности. Моделирование проводится на основе диаграмм троичных решений (TDD = Ternary Decision Diagram).
4. Оценка максимального тока, потребляемого схемой (MEC = Maximum Envelope Current).
5. Обфускация цифровых схем (Obfuscation). Имеется в виду преобразование схемы, затрудняющее понимание её функционирования и воспроизведение.
6. Деградация порогового напряжения р-канальных МОП-транзисторов (NBTI = Negative Bias Temperature Instability). Указанный эффект приводит к деградации быстродействия схемы.
В оставшейся части данной работы задача временного анализа (TA) рассмотрена более подробно.
До настоящего времени проблему учета ложных путей при расчете задержек нельзя считать решенной. В данной статье предлагается новый подход к ее решению, связанный с использованием логических корреляций между сигналами схемы.
Простейшим видом корреляций такого вида являются простые логические импликации (ПЛИ).
В последние годы все более актуальными являются задачи повышения эффективности существующих алгоритмов проектирования СБИС. Решение этих задач позволяет значительно повысить качество СБИС без реального изменения их технологии. Все это полностью относится к алгоритмам временных верификаций.
В последние годы развитие интегральных схем направлено на улучшения следующих основных параметров - уменьшению площади кристалла, расходов потребляющей мощности, напряжениям питания, порогового напряжения, размеров отдельных электрических и геометрических компонентов [1]. Известно, что процесс разработки направлен на создание новых средств и методов, которые устранили бы нежелательные явления в ИС.
Временной анализ является важным этапом в процессе временной верификации СБИС. Его задачей является выявление критических проводящих путей и определение максимальной допустимой тактовой частоты для заданной схемы [2].
Статический временной анализ (СВА) стал первичным методом временных проверок по двум основным причинам. Первая причина в том, что время, необходимое для проверки, растет линейно и способен за разумное время получить результаты временных проверок [3], а вторая - что СВА по своей сути -консервативный метод и при использовании некоторых методов гарантирует результаты, которые безопасны и дают большие гарантии временных параметров для уже готовых схем [4].
Во время СВА, цифровые схемы преобразуются во временные графы [5], после чего определяются задержки в путях внутри схемы и сравниваются с заданными временными ограничениями. Цифровая схема представляется в виде G = { V,Е] ацикличного графа, где V - коллекция вершин графа, а - Е коллекция ребер. Граф ацикличный, потому что цикличные последовательные пути внутри элементов памяти разделены на элементы комбинационных сегментов и все сегменты проверяются при одном цикле тактового сигнала. Каждое (u,v) ребро - направленная линия с и вершины до вершины. Входная степень вершины - это количество ребер,
входящих в вершину, а выходная степень - количество ребер, начинающихся
из вершины . Первичная входная коллекция - это
количество первичных входных вершин. Первичная выходная коллекция
- это количество первичных выходных вершин графа. Первичные входные вершины графа соответствуют первичным входам схемы и выходам элементов памяти, а первичные выходные вершины - первичным выходам схемы и входам элементов памятей. Остальные все вершины соответствуют входам и выходам элементов в схеме.
Существующие программные реализации СВА не рассматривают логическую структуру схемы. Поэтому среди критических путей в данной схеме могут быть и ложные проводящие пути, то есть пути, которые ни при каких значениях входных сигналов не реализуются во время правильной работы схемы. В данной статье, для обнаружения ложных путей предлагается использовать логические импликации [6, 7], которые представляют собой подмножество логических ограничений в схеме. При этом, в отличие от работы [8], мы используем не только ПЛИ, но также и более сложные импликации (тройные, или 3 -ЛИ), что позволяет существенно увеличить точность полученных результатов при работе программы статического анализа.
Определение 1. Пусть M - узел временного графа. Conj(M) - узел временного графа (узел сопряженный (conjugated) с M), который получается из того же узла схемы N и составляет с M пару (N_rise, Nfall).
Определение 2. Пусть M1 и M2 - узлы временного графа. Мы говорим, что существует поздняя ПЛИ (пПЛИ) M1 -> M2, если существует логическое ограничение между соответствующими узлами схемы N1 и N2 такое, что, если N1 = vl^ то N2 = v2^ где v^ и v2п - логические значения узлов Ml и M2 после переключения.
Пусть Lb..., Ln - узлы, лежащие на некотором полном пути P во временном графе для некоторой схемы. Допустим что M и N - некоторые два узла на этом пути. Изложим условия, при которых путь является ложным из-за наличия ПЛИ между N, M и некоторым другим узлом S (рис. 1).
Рис. 1. Критерий обнаружения ложных путей при помощи ПЛИ
Проводящий путь P состоит из трех подпутей: Ppin,n, Pn,m, Pm,pout. Len(P) = Len(Ppin,n) + Len(Pn,m) + Len(Pm,pout), где Len(P) - длина пути P.
Пусть выполняется следующий набор условий:
а) существует ребро (S, M), не лежащее на пути P, т.е. S - это вход сбоку на путь P;
б) существуют пПЛИ S -> M и N -> S;
Len(Ppin,M) > LAT(S) + Ds,m, (1)
где Ds,m - это задержка ребра временного графа (S, M).
В этом случае, сигнал, распространяющийся по пути P, не может быть на узле M позже, чем t = LAT(S) + Ds,m. С другой стороны, время прибытия сигнала к узлу M, распространяющемуся по пути P, точно равно Len(Ppin,m). Следовательно, путь P является ложным, то есть сигнал, распространяющийся по этому пути, никогда не дойдет до POUT.
Теперь рассмотрим другой набор условий (рис. 2):
1) существует ребро во временном графе (T, Conj(M));
2) существуют пПЛИ^, Conj(M)) и пПЛИ(Д T);
Len(Ppi, M) > LAT(T) + Dt,Conj(m), (2)
где Dt,Conj(m) -задержка ребра временного графа (T, Conj(M)).
В этом случае, сигнал, распространяющийся по пути P, не может быть на узле M позже, чем t = LAT(T) + Dt,Conj(m). С другой стороны, время прибытия сигнала к узлу M, распространяющемуся по пути P, точно равно Len(Ppin,m). Следовательно, путь P является ложным.
Имеется также ряд других критериев ложности пути, подобных критериям (1), (2).
В третьем столбце таблицы 1 показано, насколько большое влияние может иметь ПЛИ в результате временного анализа.
Описанные выше алгоритмы и методы были рассмотрены в работах [8, 9]. Рассмотрим теперь в данной статье предлагаемый метод, основанный на использовании 3-ЛИ. В отличие от ПЛИ, хранить в памяти все 3-ЛИ из-за их огромного количества нецелесообразно. Если всю рассматриваемую схему разбить на двухвходовые вентили «И» и «ИЛИ» с возможной инверсией сигнала на одном или обоих входах, то каждый такой вентиль имеет между своими выводами две ПЛИ и одну 3 -ЛИ, назовем которое первичной 3 -ЛИ.
Название схема Макс. задержка Без ПЛИ (нс) Макс. задержк а с ПЛИ (нс) Макс. задержка с ПЛИ и 3-ЛИ (нс) Уменьшени е задержки % Количество ложных путей
c17 0.172 0.172 0.172 0 0
c432 2.05 1.14 0.89 56.7 >1000
c499 1.04 0.98 0.95 8.8 >1000
c1355 1.76 1.75 1.75 0.55 >1000
c1908 1.91 1.91 1.91 0 0
c2670 1.85 1.52 1.40 24.5 >1000
c3540 2.36 2.32 2.32 1.6 ~500
c5315 2.49 2.48 2.47 0.88 ~55
cnt_ones 1.32 1.31 1.31 0.65 1
Например, вентиль AND2 с входами in1, in2 и выходом out порождает первичную 3-ЛИ: in1, in2-> out. Исходя из этой первичной 3-ЛИ и списков ПЛИ в узлах in1, in2, out, можно породить множество 3 -ЛИ между различными узлами схемы.
Пусть Lj,., Ln - узлы, лежащие на некотором полном пути P во временном графе для некоторой схемы. Пусть M, N1, N2 - некоторые три узла на этом пути. Сформулируем условия, при которых путь является ложным из-за наличия 3 -ЛИ между N1, N2 и некоторым другим узлом S, а также ПЛИ между S и M (рис. 2).
Рис. 2. Критерий обнаружения ложных путей при помощи 3-ЛИ
Проводящий путь P состоит из четырех подпутей: Ppin,n1, Pn1,n2, Pn2,m, Pm,pout. Len(P) = Len(Ppin,n1) + Len(Pn1,n2) + Len(Pn2,m) + Len(Pm,pout), где Len(P) - длина пути P.
Пусть выполняется следующий набор условий:
1) существует ребро (S, M), не лежащее на пути P, т.е. S - это вход сбоку на путь P;
2) существуют пПЛИ S->M и п3-ЛИ N1, N2->S;
Len(Ppin,M) > LAT(S) + Ds,m, (3)
где Ds,m - это задержка ребра временного графа (S, M).
В этом случае сигнал, распространяющийся по пути P, не может быть на узле M позже, чем t = LAT(S) + Ds,m. С другой стороны, время прибытия сигнала к узлу M, который распространяется по пути P, точно равно Len(Ppin,m). Таким образом, P является ложным путем, так как сигнал, распространяется по этому пути, никогда не дойдет до POUT.
Теперь рассмотрим другой набор условий (рис. 2):
1) существует ребро во временном графе (T, Conj(M));
2) существуют пПЛИ T-> Conj(M) и п3-ЛИ N1,N2-> T);
Len(Ppi, M) > LAT(T) + Dt,Conj(m), (4) где Dt,Conj(m) -задержка ребра временного графа (T, Conj(M)). В этом случае, сигнал, распространяющийся по пути P, не может быть на узле M позже, чем t = LAT(T) + Dt,Conj(m). С другой стороны, время прибытия сигнала к узлу M, который распространяется по пути P, точно равно Len(Ppin,m). Таким образом, путь P является ложным.
Посмотрев на последний столбец Таблицы 1, можно заметить насколько значительным в некоторых рассматриваемых схемах может быть уточнение результатов временного анализа при учете как ПЛИ так и 3 -ЛИ по сравнению с вариантом учета только ПЛИ. Выводы
В данной статье представлен алгоритм учета временных корреляций в цифровых СБИС, включающий значительные уточнения, вносимые алгоритмом обнаружения ложных путей (среди самых длинных путей в схеме). Путь считается ложным по критериям основанных на использовании ПЛИ и 3-ЛИ, то есть сложных корреляций между сигналами в схеме.
Импликаций, более сложных, чем тройные не имеет смысла, поскольку эти импликации могут быть получены при помощи различных простых и тройных логических импликаций. В то же время набор условий ложности пути, описанных в данной статье, полным не является и может быть значительно уточнен [9].
Список литературы /References
1. Deleonibus S. Electronic device architectures for the nano-CMOS era: from ultimate CMOS to beyond CMOS devices. Pan Stanford Publishing, 2008. 440 p. [Электронный ресурс]. Режим доступа: http://www.panstanford.com/pdf/978981424 1298fm.pdf/ (дата обращения: 06.10.2017).
2. Gladstone B. Accurate timing analysis holds the key to performance in today's system designs. // EDA, 1993. [Электронный ресурс]. Режим доступа: https://www.highbeam.com/doc/1G1-14516258.html/ (дата обращения: 06.10.2017).
3. Hitchcock R.B. Timing verification and the Timing analysis Program. // DAC, 1982. P. 594. [Электронный ресурс]. Режим доступа: http://ieeexplore.ieee.org/document/ 1585558/ (дата обращения: 06.10.2017).
4. Bhasker J., Chadha R. Static Timing Analysis for Nanometer Designs: A Practical Approach. Springer, 2009. 592 p. [Электронный ресурс]. Режим доступа: http://placementfocuscontent.s3.amazonaws.com/books/Timing_Analysis_Book.pdf/ (дата обращения: 06.10.2017).
5. Zhou S. Static timing analysis in VLSI design: Ph.D. dissertation / University of California. San Diego, 2006. 113 p. [Электронный ресурс]. Режим доступа: http://escholarship.org/uc/item/1ww8c4b4/ (дата обращения: 06.10.2017).
6. Glebov A., Gavrilov S., Blaauw D. et. al. False-Noise Analysis Using Logic Implications. // ICCAD, 2001. P. 515. [Электронный ресурс]. Режим доступа: http://ieeexplore.ieee.org/document/968695/ (дата обращения: 06.10.2017).
7. Glebov A., Gavrilov S., Blaauw D., Zolotov V. False-noise analysis using logic implications. // ACM Trans. on Design Automation of Electronic Systems (TODAES), 2002. V. 7. P. 474. [Электронный ресурс]. Режим доступа: http://ieeexplore.ieee.org/document/968695/?part=1/ (дата обращения: 06.10.2017).
8. Glebov А. The Logic of Digital Circuits. N.Y. Nova, 2016. 165 с.
9. Соловьев Р.А., Глебов А.Л., Гаврилов С.В. Обнаружение ложных путей в цифровых схемах на основе логических импликаций. Изв. вузов. Электроника, 2007. № 2. С. 78. [Электронный ресурс]. Режим доступа: https://miet.rU/structure/s/894/e/45147/ 191?рпй=1/ (дата обращения: 06.10.2017).
АЛКИЛИРОВАНИЕ О-КСИЛОЛА ГЕКСЕНОМ-1 В ПРИСУТСТВИИ ВЫСОКОКРЕМНЕЗЕМНОГО ЦЕОЛИТА ТИПА ZSM-5
1 2 3
Исмайлова С.С. , Aбдуллаева М.Я. , Амиров С.Г. Email: [email protected]
1 Исмайлова Сабира Сабир - кандидат химических наук, ассистент, кафедра химии и технологии неорганических веществ; 2Aбдуллаева Майя Ядигар - кандидат химических наук, доцент, кафедра нефтехимической технологии и промышленной экологии; 3Амиров Сабир Гараш - кандидат химических наук, доцент, кафедра органических веществ и технологии высокомолекулярных соединений, Азербайджанский государственный университет нефти и промышленности, г. Баку, Азербайджанская Республика
Аннотация: приведены результаты алкилирования о-ксилола гексеном-1 в присутствии цеолитного катализатора типа ZSM-5. Было исследовано влияние различных параметров (температуры, времени реакции, количества катализатора) на выход и селективность целевых продуктов, приведены оптимальные условия реакции. Установлено, что выход целевых продуктов при оптимальных условиях составил 98,2%. Предложенный способ позволит заменить экологически небезопасный способ алкилирования о-ксилола гексеном-1 в присутствии хлористого алюминия при трехстадийном способе синтеза диэлектрической жидкости ацетоксиметил-вт.гексил-о-ксилола.
Ключевые слова: алкилирование, о-ксилол, гексен-1, вт.гексил-о-ксилол, цеолит ZSM-5.
ALKYLATING OF О-XYLOL BY HEXENE- 1 IN THE PRESENCE OF HIGH-SILICA ZEOLITE OF ZSM-5 TYPE Ismayilova S.S.1, Abdullayeva М^а.2, Amirov S.G.3
1Ismaylova Sabira Sabir - PhD in Chemical sciences, Assistant, DEPARTMENT CHEMISTRY AND TECHNOLOGY OF INORGANIC SUBSTANCES; 2Abdullayeva Maya Yadiqar - PhD in Chemical Sciences, Assistant Professor, DEPARTMENT TECHNOLOGY OF OIL AND INDUSTRY ECOLOGY; 3Amirov Sabir Garash - PhD in Chemical sciences, Assistant Professor, DEPARTMENT ORGANIC SUBSTANCES AND TECHNOLOGY
OF HIGH MOLECULES COMPOUND, AZERBAIJAN STATE UNIVERSITY OF OIL AND INDUSTRY, BAKU, REPUBLIC OF AZERBAIJAN
Abstract: the results of alkylation of o-xylene with hexene-1 in the presence of a ZSM-5 zeolite catalyst have been given. The effect of various parameters (temperature, reaction time, amount of catalyst) on the yield and selectivity of the target products was studied, optimal reaction conditions were given. It was found that the yield of the target products under optimal conditions was 98.2%. The proposed method will replace un ecologically unsafe method of
