CC BY
225
УДК 621.3
ПРОЕКТИРОВАНИЕ КОНТРОЛЛЕРА ДЛЯ 8-БИТНОГО АЦП ПОСЛЕДОВАТЕЛЬНОГО ПРИБЛИЖЕНИЯ С ЧАСТОТОЙ ВЫБОРКИ 75 МГц С ИСПОЛЬЗОВАНИЕМ СРЕДСТВ
САПР CADENCE
А.В. Строгонов, С.В. Жигульский, В.С. Пожидаев
В статье рассматриваются проектирование контроллера для 8-битного аналого-цифрового преобразователя (АЦП) последовательного приближения на языке Verilog-HDL и полный маршрут синтеза топологии с использованием программных средств САПР Cadence
Ключевые слова: контроллер, АЦП, язык описания аппаратных средств Verilog, Cadence
АЦП последовательного приближения (АЦП ПП) занимает промежуточное положение по быстродействию, стоимости и разрешающей способности между последовательно-параллельными и интегрирующими АЦП и находит широкое применение в системах управления, контроля и цифровой обработки сигналов. В АЦП ПП формирование каждого бита осуществляется за один цикл. Поэтому n-разрядному АЦП требуется для преобразования n циклов. И как следствие, недостатком данного типа АЦП является достаточно большое время преобразования [1].
Быстродействие АЦП данного типа определяется суммой времени установления весов ЦАП до установившегося значения с погрешностью, не превышающей половины младшего значащего разряда (МЗР), времени переключения компаратора и задержки распространения сигнала в регистре последовательного приближения. Время установления заряда в ЦАП уменьшается с уменьшением веса разряда. Следовательно, для определения младших разрядов может быть использована более высокая тактовая частота [1]. Для уменьшения времени преобразования АЦП в его состав предлагается включить вместо регистра последовательных приближений (РПП) контроллер для дальнейшей реализации поразрядной вариации частоты.
В данной статье рассмотрено проектирование контроллера 8-битного АЦП ПП с частотой выборки 75 МГц по 180 нм БиКМОП-технологии с использованием современных средств САПР, позволяющих разрабатывать сложно-функциональные устройства в кратчайшие сроки [2-5].
Аналоговая часть в АЦП обычно занимает более 70 % площади топологической схемы. Поэтому проектирование цифровой части БИС целесообразно выполнять только после завершения проектирования аналоговой.
Строгонов Андрей Владимирович - ВГТУ, д-р техн. наук, профессор, e-mail: andreis@hotmail.ru, тел. 8(473)2437695
Жигульский Серафим Вячеславович - ОАО "СКТБ ЭС", аспирант, e-mail: jiguls@yandex.ru Пожидаев Вадим Сергеевич - ОАО "СКТБ ЭС", аспирант, e-mail: vadim.s.pozhidaev@gmail.ru
Трудоёмкая работа по проектированию электрической схемы контроллера АЦП на уровне вентилей заменена на автоматический синтез из поведенческого описания устройства на высокоуровневом языке Verilog-HDL с использованием программного обеспечения САПР Cadence. Так же, описание проекта на поведенческом уровне на языке Verilog обеспечивает независимость его реализации от технологии.
Основными блоками АЦП последовательного приближения (АЦП ПП) являются: устройство выборки-хранения (УВХ), компаратор, цифро-аналоговый преобразователь (ЦАП) и цифровая управляющая логика (контроллер), наиболее значимой частью которой является РПП [6]. В состав контроллера также входят система управления устройством выборки и хранения (УВХ), сброса ЦАП и параллельный интерфейс вывода данных. УВХ и сброс ЦАП управляется сигналом «sh». При подаче внешнего сигнала «go» происходит инициализация контроллера и сброс ЦАП, а УВХ переходит в состояние хранения значения входного сигнала. Выход УВХ подключен к одному из входов компаратора, в то время как другой вход подключен к выходу ЦАП. Старший значащий разряд (СЗР) РПП устанавливается в «1». Если выходное напряжение ЦАП больше, чем напряжение на выходе УВХ, выход компаратора, подключенный к контроллеру, устанавливается в «0» и старший разряд РПП сбрасывается, в противном случае он остается установленным.
Далее, следующий значащий разряд устанавливается в «1». Процесс повторяется до тех пор, пока все разряды РПП не будут установлены. После установки младшего значащего разряда (МЗР) на выходе контроллера появится сигнал завершения преобразования «drdy», разрешающий считывание данных принимающему устройству. В это время контроллер переводит УВХ в режим выборки входного сигнала, а также производит сброс ЦАП, после чего начинается новый цикл преобразования [7].
Рассмотрим подробнее процесс разработки контроллера. На рис. 1 представлен упрощенный маршрут проектирования цифровых блоков БИС с использованием программных средств САПР Cadence.
NCLaunch
Поведенческие модели
Virtuoso
На рис. 2 приведены результаты функционального моделирования разработанного кода в утилите К^аипЛ.
Рис. 1. Упрощенный маршрут проектирования цифрового блока БИС в САПР Cadence
Пример 1 демонстрирует синтезопригодное описание контроллера 8-битного АЦП на языке Verilog HDL.
module sar_tda(clock, reset, cmp, go, sh, drdy, result, dat2dac); // when cmp == 0 we clear prev estimated bit input clock, reset, cmp, go; output sh, drdy; output [7:0] result, dat2dac; reg [8:0] sreg; // shift register reg [7:0] prev_sreg; // delayed shift reg reg [7:0] result; // registered result reg [7:0] dat2dac; // data to dac input reg first_run; always @(posedge clock) begin
if (reset | (!go)) // reset (act 1) or go (act 0) begin
sreg <= 9'b00000_00001; dat2dac <= 8'b0; prev_sreg <= 8'b0;
first_run <= 1'b1; // prevent set drdy line when there isn't valid result end
else // conversion begin
if (prev_sreg == 8'b1) first_run <= 1'b0; // can freely tune phase of reset first_run
if (sreg == 9'h400) result <= dat2dac; //conv
ends
dat2dac <= (dat2dac A (prev_sreg & {8{~cmp}})) | sreg[8:1]; // set and/or reset active sreg <= {sreg[0], sreg[8:1]}; // right shift; prev_sreg <=sreg[8:1]; end
end // end always
assign drdy = ~first_run & prev_sreg[7]; //dready assign sh = ~sreg[8] | clock; // sh - active 0 endmodule
Пример 1. Синтезопригодное описание контроллера 8-битного АЦП на языке Verilog HDL
Рис. 2. Результат функционального моделирования контроллера 8-битного АЦП ПП в среде NCLaunch
Логический синтез является важным этапом в маршруте синтеза цифровых схем из RTL описания. На этом этапе проводится процесс разделения описания на логические модули и синтезируется логическая схема во внутренней технологической библиотеке.
Инструментом реализации проекта в базисе библиотечных элементов производителя ИС служат средства логического синтеза RTLCompiler. RTLCompiler позволяет осуществлять логический синтез с учетом физических и технологических особенностей проектируемого кристалла или IP-блока. В дальнейшем полученный в результате синтеза список цепей и файл временных задержек служат входной информацией для трассировки топологии кристалла в SoC Encounter.
SoC Encounter предназначен для проведения автоматического синтеза и предразмещения элементов цифровых схем, построенных на стандартных библиотечных элементах. Использование SoC Encounter на этапе синтеза позволяет значительно сократить цикл проектирования топологии и уменьшить затраты. Выходными данными среды SoC Encounter являются представление топологии в формате GDSII (рис. 3) и список цепей на вентильном уровне для среды Virtuoso.
На этапе синтеза топологии были произведены: реализация проекта в базисе библиотек производителя ИС, предварительное размещение, планирование шин питания и иерархии тактового сигнала, качественная оценка возможных искажений сигналов.
После синтеза и проверки топологии в приложении SoC Encounter был произведён импорт полученной топологии и схемы контроллера из списка цепей соединений логических элементов в приложение Virtuoso (рис.4), где были автоматически созданы представления топологии (layout), схемы (schematic) и символа (symbol), соответствующего схеме.
Рис. 3. Топологическое представление контроллера 8-битного АЦП ПП в SoC Encounter
В приложении Virtuoso c помощью утилиты Assura произведена проверка топологии на требования электрическим (ERC), конструктивно-технологическим нормам проектирования (DRC) и на соответствие электрической схеме (LVS).
Финальная проверка работоспособности контроллера в постсинтезном моделировании, заключается в сравнении результатов функционального и схемотехнического моделирования с учетом RC-паразитов. С помощью инструмента Virtuoso ADE (Analog Design Environment) можно интегрировать различные системы аналогового моделирования (Spice, Spectre, UltraSim, Multi-mode Simulation), обепечивать обратную аннотацию паразитных параметров, экстрагируемых с помощью Assura RC, поддерживать кросс-пробинг между схемным вводом (Virtuoso Schematic Editor), топологическим редактором (Virtuoso Layout Editor) и системой анализа результатов моделирования.
В данной статье на примере проектирования контроллера АЦП по методу последовательных приближений показан системный уровень проектирования заказных БИС с использованием программных средств Cadence: NClaunch, RTLCompiler, SoC Encounter.
В ходе проектирования была разработана RTL-модель контроллера АЦП, его схемное и топологическое представления, которые могут быть использованы для разработки индустриальных
Рис. 4. Топологическое представление контроллера 8-битного АЦП ПП в Virtuoso
АЦП по методу последовательных приближений в виде сложно-функционального блока, представляющего собой законченное устройство, с оптимизированной схемой и топологией.
Литература
1. Волович, Г.И. Схемотехника аналоговых и аналого-цифровых электронных устройств[Текст] / Г.И. Волович. - М.: Издательский дом «Додэка-ХХ1», 2005 -528 с.
2. Cadence Encounter Digital Implementation System https://www.cadence.com
3. SoC Encounter RTL-to-GDSII System http://www.cadence.com/rl/Resources/datasheets/soc_encoun ter_ds.pdf
4. Encounter RTL Compiler Advanced Physical Option http://www. cadence. com/rl/Resources/ datasheets/rtl_physical_ds.pdf
5. Cadence Encounter Digital Implementation System http://www. cadence. com/rl/Resources/
datasheets/ edi_system_ds. pdf
6. Эннс, В.И. Проектирование аналоговых КМОП-микросхем: краткий справочник разработчика [Текст] / В.И. Эннс, Ю.М. Кобзев. - М.: Горячая линия - Телеком, 2005. - 454 с.
7. Anderson T.O. Optimum Control Logic for Successive Approximation Analog-to-Digital Converters / T.O. Anderson // Computer Design. - 1996. - Vol. 11, no.12, pp. 1055-1057.
Воронежский государственный технический университет
ОАО «Специализированное конструкторско-технологическое бюро электронных систем», г. Воронеж
DESIGNING OF A CONTROL LOGIC OF 8-BIT, 75 MS/s SAR ADC BY CADENCE EDA
A.V. Strogonov, S.V. Zhigulsky, V.S. Pozhidaev
A 8 bit, 75 MS/s control logic for successive approximation analog-to-digital converter (ADC) synthesized from Verilog HDL code by Cadence EDA tools is presented in this paper
Key words: control logic, ADC, hardware description language Verilog, Cadence
