CC BY
57
УДК 621.3
РАЗРАБОТКА 10-БИТНОГО МАЛОМОЩНОГО АЦП ПОСЛЕДОВАТЕЛЬНОГО
ПРИБЛИЖЕНИЯ В САПР CADENCE
А.В. Строгонов, С.В. Жигульский, В.С. Пожидаев
В статье рассматривается проектирование 10-битного маломощного аналого-цифрового преобразователя (АЦП) последовательного приближения с частотой выборки 100кГц и потребляемой мощностью 0,145 мВт при напряжении питания 1,8В, выполненный по 180 нмБиКМОП технологии с использованием программных средств САПР Cadence. Использование КМОП технологии при синтезе цифровой части схемы, а также выбор архитектуры ЦАП (цифро-аналогового преобразователя), основанной на двоично-взвешенных переключаемых конденсаторах, потребляемая мощность которого не превышает 100 пВт, позволяет значительно повысить энергоэффективность предложенной схемы. Таким образом, компаратор имеет наибольшую рассеиваемую мощность, что делает задачу по снижению потребления компаратора приоритетной. Предложенная концепция использования тактируемого компаратора с отключаемым питанием в АЦП позволяет достичь снижения потребляемой мощности АЦП более чем в 2 раза по сравнению с типичной схемой. Относительно невысокая частота выборки описанной АЦП последовательного приближения позволяет нивелировать недостаток предложенного решения, которым является необходимость выхода в стабильный режим компаратора после каждого такта тактирования. Предложенные конструктивно-схемотехнические решения могут быть востребованы в мобильных системах, требующих высокой энергоэффективности
Ключевые слова: маломощный, АЦП последовательного приближения, ЦАП на переключаемых конденсаторах, тактируемый компаратор с отключаемым питанием, Cadence
Введение
Стремительное развитие портативной электроники вкупе со слабым развитием в области компактных аккумуляторов создаёт высокую потребность в маломощных аналого-цифровых преобразователях. Наиболее выигрышной архитектурой в данном случае является АЦП последовательного приближения. Кроме того, при реализации АЦП предложено использовать цифро-аналоговый преобразователь на основе матрицы переключаемых конденсаторов, для достижения более низкого энергопотребления. Подобный ЦАП также обеспечивает лучшую линейность по сравнению с резистивными матрицами.
Архитектура АЦП ПП
Архитектура АЦП последовательного приближения показана на рис. 1.
Рис. 1. Структурная схема АЦП последовательного приближения
Строгонов Андрей Владимирович - ВГТУ, д-р техн. наук, профессор, e-mail: [email protected] Жигульский Серафим Вячеславович - ОАО "СКТБ ЭС", аспирант, e-mail: [email protected]
Пожидаев Вадим Сергеевич - ОАО "СКТБ ЭС", аспирант, e-mail: [email protected]
В её состав входят: устройство выборки хранения (УВХ), компаратор, цифро-аналоговый преобразователь (ЦАП), и цифровая управляющая логика, основной частью которой является регистр последовательного приближения [1].
На входе схемы находится УВХ представляющее собой аналоговый комплементарный ключ и конденсатор, на котором «запоминается» значение входного сигнала. В режиме выборки ключ открыт и напряжение на конденсаторе соответствует напряжению на входе схемы. Как только процесс аппроксимации первой выборки начинается ключ закрывается и входное значение хранится до начала следующей выборки [2]. Использование УВХ также решает проблему «дребезга» компаратора и позволяет использовать более быструю энергоэффективную архитектуру компаратора без гистерезиса [3].
Проектирование компаратора
Выход УВХ подключен к компаратору, который является одним из наиболее значимых блоков АЦП. Компаратор можно рассматривать как однобитный АЦП. От точности работы компаратора зависит точность преобразования. Кроме того, наибольшая доля потребляемой мощности приходится именно на него. Как видно из рис. 2 неотъемлемой частью компаратора является источник тока, представляющий собой транзистор, на затвор которого подается сигнал для задания тока смещения.
Недостатком известных схемных решений компараторов является постоянное протекание тока, даже в то время когда компаратор неактивен. Данную проблему удалось решить включением в схему комплементарного ключа, перед источником тока
[4].
Рис. 2. Электрическая схема отключаемого стробируемого маломощного прецизионного компаратора
В то время как обычные тактируемые компараторы только «подтягиваются» к одному из логических уровней в неактивном режиме, описанное решение позволяет полностью отключать компаратор на время низкого уровня сигнала тактирования (рис. 3), т.е. снижать энергопотребление вдвое. Таким образом, удалось снизить потребляемую мощность компаратора с 0,350 мВт до 0,136 мВт. Основной проблемой использования предложенного схемотехнического решения является то, что требуется некоторое время на то, чтобы компаратор смог «выйти в активный режим». Однако относительно невысокая скорость работы АЦП последовательного приближения позволяет нивелировать эту проблему.
Рис. 3. График потребляемого компаратором тока
Проектирование ЦАП
Ко второму входу компаратора подключается выход ЦАП, архитектура которого представляет собой двоично-взвешенные переключаемые конденсаторы, выполненные в верхних слоях медной металлизации. Для снижения уровня «глитч» эффекта и улучшения линейности схемы ЦАП управляющие ключи и конденсаторы масштабируются согласно своему весу [5].
Алгоритм работы ЦАП задается посредством цифровой управляющей логики. На старте работы АЦП происходит сброс верхних обкладок конденсаторов. Далее старший значащий разряд ЦАП устанавливается в «1», что соответствует половине величины опорного напряжения 1 В. В зависимости от
результата сравнения на компараторе это значение сохраняется (в случае если входное напряжение больше), либо сбрасывается. Далее в «1» устанавливается следующий за старшим разряд и процедура выполнятся вплоть до младшего значащего разряда (МЗР). По окончании преобразования на выходе появляется сигнал готовности для считывания данных параллельного интерфейса [6].
Симуляция и экспериментальные данные
Полный цикл преобразования 10 битного АЦП последовательного приближения представлен на рис. 4.
Рис. 4. Результаты моделирования АЦП
0,90 0,70 0,50 0,30 0,10 -0,10 -0,30 -0,50
тчг'^чг пгщ Г 1 г^1^ ^Т'1^!^11|пт 'ШуТ
50 100 150 200 250 300 350 400 450 500 550 600 650 700 750 800 850 900 950 1000
Рис. 5. Дифференциальная интегральная
(Г№Ь) нелинейности АЦП
На рис. 5 показана интегральная (ШЪ) и дифференциальная (Э^) нелинейность АЦП. Как видно из рис. 5 интегральная нелинейность не превышает 0,5 МЗР, а дифференциальная 1 МЗР.
Выводы
Разработана схема маломощного 10-битного АЦП последовательного приближения с частотой выборки 100 кГц. Такие конструктивно-схемотехнические решения как использование ЦАП на основе двоично-взвешенных переключаемых конденсаторов, и применение отключаемого компаратора без гистерезиса позволили добиться значения потребляемой мощности в 0,145 мВт.
Литература
1. Эннс В.И. Проектирование аналоговых КМОП-микросхем: краткий справочник разработчика/ В.И. Эннс, Ю.М. Кобзев. - М.: Горячая линия - Телеком, 2005. -454 с.
2. Rudy J. van de Plassche CMOS Integrated Analog-to-Digital and Digital-to-Analog Converters / Springer. 2003. 640 p.
3. A Rai Analysis and Design of High Speed Low Power / Abhishek Rai, 2B Ananda Venkatesan - IJEDR Vol 2, Issue 1, 2014, 1015-1020 p.
4. P. Balla High Speed and Low Power Double-Tail Comparator using Switching Transistor / Padmaja Balla, Yamini Devi Ykuntam / International Journal of Advanced Research in Computer and Communication Engineering Vol. 3, Issue 11, 2014, 8453-8458 p.
5. B. Razavi, Deign of Analog CMOS Integrated Circuits / Tata McGraw-Hill, Delhi, 2002. 686 p.
6. Строганов, А.В. Проектирование контроллера для 8-битного АЦП последовательного приближения с частотой выборки 75 МГц с использованием средств САПР Cadence [Текст] / А.В. Строгонов, С.В. Жигульский, В.С. Пожидаев // Вестник Воронежского государственного технического университета. - 2016. - Т. 12. - №2. -С. 75-77.
Воронежский государственный технический университет
ОАО «Специализированное конструкторско-технологическое бюро электронных систем», г. Воронеж
DESIGN OF LOW POWER A 10-BIT, 100 kS/s SAR ADC by ADE Cadence
A.V. Strogonov, Doctor of Technical Sciences, Full Professor, Voronezh State Technical University, Voronezh, Russian Federation, e-mail: [email protected]
S.V. Zhigulskyi, Postgraduate, SKTB ES, Voronezh, Russian Federation, e-mail: [email protected] V.S. Pozhidaev, Postgraduate, SKTB ES, Voronezh, Russian Federation, e-mail: [email protected]
The article considers the design of low-power 10-bit 100kS/s successive approximation analog-to-digital converter (ADC) with power consumption of 0,145 mW at 1.8V supply voltage. Device is formed by 180 nm BiCMOS technology by Cadence ADE software. Using of the BiCMOS technology in the synthesized digital part, as well as the using of the binary weighted capacitor array DAC significantly reduce the power consumption of these parts of the circuit. Since power consumption of DAC consumes less 100 pW. Thus a comparator becomes the most consuming part of the circuit. Consequently, the problem of reducing the power consumption of the comparator is primal. The proposed concept of power dynamic latched comparator allows to achieve half of typical scheme power consumption. Relatively low sampling rate of described successive approximation ADC allows to make negligible the disadvantage of the proposed solution, which is time required for stable work of comparator after every time clock. The proposed scheme can be applied in mobile systems requiring low power consumption
Key words: low power, ADC SAR, switched capacitor DAC, Power Dynamic Latched Comparator, Cadence
References
1. Ehnns V.I. Proektirovanie analogovyh KMOP-mikroskhem: kratkij spravochnik razrabotchika/ V.I. EHnns, YU.M. Kobzev. - M.: Goryachaya liniya - Telekom, 2005. - 454 p.
2. Rudy J. van de Plassche-CMOS Integrated Analog-to-Digital and Digital-to-Analog Converters / Springer. 2003. 640 p.
3. A Rai Analysis and Design of High Speed Low Power / Abhishek Rai, 2B Ananda Venkatesan - IJEDR Vol 2, Issue 1, 2014, 1015-1020 p.
4. P. Balla High Speed and Low Power Double-Tail Comparator using Switching Transistor / Padmaja Balla, Yamini Devi Ykuntam. - International Journal of Advanced Research in Computer and Communication Engineering Vol. 3, Issue 11, 2014, 8453-8458 p.
5. B. Razavi, Deign of Analog CMOS Integrated Circuits / Tata McGraw-Hill, Delhi, 2002. 686 p.
6. Strogonov A.V. Designing of a control logic of 8-bit, 75 Ms/s SAR ADC by Cadence EDA / A.V. Strogonov, S.V. Zhigulskyi, V.S. Pozhidaev // Vestnik VGTU. 2016. - T. 12. - №2. - P. 75-77.
