CC BY
55
тавляя пользователям слабых компьютеров использовать ресурсы мультипроцессорных комплексов или ресурсы компьютерных сетей для решения задач, требующих распараллеливания.
Система ПАРУС-ІЛУЛ дает определенный механизм для написания параллельных программ [7]. Пользователю необходимо только, используя методы системы, описывать предметную область. Важным является тот факт, что все классы, которые были созданы при реализации предыдущих параллельных алгоритмов, можно использовать при формировании новых параллельных программ. Таким образом формируется база классов АМ.
БИБЛИОГРАФИЧЕСКИЙ СПИСОК
1. Анисимов А.В., Глушков В.М. Управляющие пространства в асинхронных параллельных вычислениях. // Кибернетика. 1980. №5. с.1-9.
2. Анисимов А.В., Кулябко П.П. Программирование параллельных процессов в управляющих пространствах. // Кибернетика. 1984. №3. с.79-88.
3. Анисимов А.В., Кулябко П.П. Особенности ПАРУС-технологии. // Кибернетика и системный анализ. 1993. №3. с.128-137.
4. Анисимов А.В., Кулябко П.П. Моделирование сети Петри с помощью ПАРУС-средств. // Проблемы программирования. 1997. вып. 2. с. 45-56.
5. Анисимов А.В., Деревянченко А.В Построение виртуального параллельного пространства с использованием технологии ПАРУС-ІЛУЛ.// Материалы Международной научно-технической конференции ИМС ' 2003 Т.2. с.18-19.
6. Анісімов А.В., Дерев'янченко А.В Система ПАРКС-ІЛУЛ як засіб вирішення паралельних алгоритмів на комп'ютерній мережі. // Материалы четвертой международной научно-практической конференции УкрПРОГ'2004 - Проблемы программирования. 2004. №2-3. с.282-284.
7. Дерев’янченко О.В. Побудова паралельних програм за допомогою системи ПАРКС-ІЛУЛ. // Матеріали Міжнародної конференції теоретичні та прикладні аспекти побудови програмних систем, Київ, 5-8 жовтня 2004. С.313-320.
Е.А. Янкевич
ПРИНЦИПЫ ПОСТРОЕНИЯ КОММУТАТОРОВ ВЫЧИСЛИТЕЛЬНОЙ СИСТЕМЫ С АВТОМАТИЧЕСКИМ РАСПРЕДЕЛЕНИЕМ РЕСУРСОВ
На производительность многопроцессорных вычислительных систем существенное влияние оказывают коммутаторы, соединяющие между собой компоненты вычислительной системы, так как эти устройства непосредственно решают проблему доставки операндов до исполнительных устройств. В данной статье рассматривается задача построения коммутационной среды для многопроцессорной системы новой архитектуры, основанной на автоматическом распределении ресурсов (см. рис.). Отличительной особенностью вычислительной системы с автоматическим распределением ресурсов (ВСАРР) является нетрадиционное и широкое использование ассоциативной памяти (АП) для управления вычислительным процессом и введение операций, поддерживающих организацию потоковых вычислений. Подробно новая архитектура описана в работах [1, 2].
Основные отличия коммутационной среды новой системы от традиционной состоят в том, что для фон-неймановского принципа организации вычислительного процесса важны два основных параметра коммутатора: время доступа и темп работы, в то время как для новой системы основным параметром, определяющим быстродействие всей системы, является только темп работы коммутатора.
Несмотря на большое время доступа простоя исполнительных устройств (ИУ) не происходит, так как выполняется любая из готовых пар, и если параллелизма в задаче достаточно, т.е. всегда имеются готовые к обработке пары, то понижения производительности системы в целом из-за задержки данных по кольцу не происходит. Новая система работает по конвейерному принципу, для которого основным параметром коммутатора, определяющим производительность системы является максимальный темп его работы.
В системе имеются два основных коммутатора: коммутатор пар токенов (КМпар) и коммутатор модулей ассоциативной памяти (КМмап). КМпар, так называемый верхний коммутатор, осуществляет коммутацию пар токенов, выходящих с МАП по свободным ИУ. Таким образом, КМпар ведет коммутацию по принципу свободного места. КМмап - нижний коммутатор - осуществляет коммутацию токенов в соответствии с их хеш-функцией. Токен, приходящий из ИУ на вход КМмап, всегда содержит адрес МАП.
Основополагающим параметром, определяющим темп работы всей системы, является темп работы АП, который с учетом наличия многократного отклика можно принять равным 2,5 нс. Передаваемая в данной системе (см. рис.) информация представлена в виде токенов и пар токенов. Разрядность токена составляет 200 бит. Разрядность пары токенов - 304 бита.
- токен
ІІ—1—г 1
Исполнительное Исполнительное Исполнительное
Устройство Устройство • • • Устройство
№ 1 № 2 № N
1 і і і і і.
пара токенов 1 1 1 1 1 ttt
Коммутатор готовых пар токенов
(коммутация ведется на любое свободное ИУ)
1 і пара токенов 1 1 1 1 і 1 і ttt і і.
Модуль Модуль Модуль
Ассоциативной Ассоциативной • • • Ассоциативной
Памяти Памяти Памяти
№ 1 № 2 № М
1 к і і k
токен 1 1 1 1 tM
Коммутатор модулей ассоциативной памяти
(коммутация ведется на основе хэш-функции)
1 ь токен 1 1 1 1 і і ttt t
Упрощенная структурная схема ВСАРР
То, что передавать необходимо единичный токен (пакет относительно небольшой размерности), также отличает данную систему от традиционных многопроцессорных систем, в которых информация передается в виде пакетов большой размерности, содержащих большое количество операндов. Передачей информации в пакетном режиме (накопление токенов, направляемых в один и тот же МАП для формирования пакета) в данной системе понижается время реакции системы, повышая ее инерционность. Коммутация непосредственно токенов накладывает
на коммутатор высокие требования по времени переключения каналов, так как последовательно идущие токены имеют небольшую размерность и могут быть адресованы разным модулям АП.
То свойство, что новая архитектура обеспечивает автоматическое распределение ресурсов, делает систему, построенную на новом принципе, хорошо масштабируемой. Следовательно, коммутаторы системы должны поддерживать масштабируемость.
Для реализации каналов коммутаторов ВСАРР планируется использование электрических высокочастотных последовательных сред передачи стандарта LVDS. В настоящее время существуют последовательные стандарты передачи данных с пропускной способностью до 3,2 Гбит/с, а также внедряются стандарты с пропускной способностью до 10,3 Гбит/с для одного LVDS канала. Указанная пропускная способность является пиковой, и для получения полезной пропускной способности необходимо учесть информацию, передаваемую для служебных целей. Такой информацией являются разряды, дополняемые к коду пакета в результате 8b/10b кодирования, служебная информация, обрамляющая пакет, необходимость периодической коррекции синхронизации между приемником и передатчиком на линии, информация для контроля правильности передачи и др. Следовательно, с учетом служебной информации передаваемой по линиям связи, размеры токена и пары токенов увеличиваются и достигают: токена - 296 бит, пары токенов - 432 бита.
Зная темп прихода токенов на вход КМмап = 2,5 нс и размер токена при передаче по линиям связи, можно оценить реальную пропускную способность, которую необходимо обеспечить для одного направления разрабатываемого КМмап, она составит 118,4 Гбит/с. Для коммутатора пар - 172,8 Гбит/с. Возникает проблема, заключающаяся в том, что каждое из коммутируемых устройств ВСАРР (ИУ и МАП) должно обеспечивать пропускную способность в полнодуплексном режиме не ниже суммы пропускных способностей КМмап и КМпар для одного направления
- 291 Гбит/с. В случае интегрального исполнения ИУ, микросхема его реализующая должна обладать достаточным количеством входных и выходных контактов, в сумме обеспечивающих заданную пропускную способность. Обеспечение пропускной способности данного уровня делает проблематичным применение стандартных микропроцессоров для реализации ИУ.
На основе исследования современной элементной базы был сделан вывод, что для реализации устройств ВСАРР возможно применение как заказных микросхем собственной разработки, так и использование микросхем ПЛИС. Так как для построения единичных образцов разработка и создание заказных интегральных схем не оправданны, то целесообразно использовать микросхемы ПЛИС. Критерием отбора ПЛИС явились обеспечение необходимой пропускной способности по вводу/выводу, а также наличие достаточной логической емкости для реализации устройств ВСАРР.
На данное время, данным критериям удовлетворяют ПЛИС фирмы Xilinx семейства Virtex-II Pro X, имеющие пропускную способность до 412Гбит/с (за счет использования приемопередатчиков RocketIO X, с пропускной способностью до 10,3 Гбит/с в каждом направлении по одному каналу) плюс дополнительно еще около 200 Гбит/с (за счет более низкочастотных LVDS выводов, с пропускной способностью до 840 Мбит/с и обычных выводов). Данные микросхемы обладают также большим объемом внутренней логики, достаточным для реализации устройств. Также возможно применение нового семейства Xilinx Virtex-4, созданного с применением новой 90-нм технологии, что позволило фирме-разработчику еще больше повысить логическую емкость ПЛИС и увеличить их пропускную способность. В случае снижения темпа работы АП с 2,5-нс до 10нс, т.е. в 4 раза (для построения
макетного образца ВСАРР), возможно применение ПЛИС Xilinx семейства Virtex-II Pro и фирмы Altera семейств Stratix GX и Stratix II.
Рассмотрим вопрос построения КМмап, так как к нему предъявляются более жесткие требования, чем к КМпар, вследствие наличия адресации по номеру, а не на свободное место. Для реализации коммутационной среды ВСАРР рассматриваются несколько типов структурной реализации коммутаторов:
1. При распределенной схеме построения коммутатора NxM каждое ИУ системы имеет количество выходов, равное количеству модулей АП (M), при этом каждый модуль АП имеет количество входов равное количеству ИУ (N). Непосредственно сама коммутация осуществляется посредством физического соединения соответствующих выходов ИУ и входов МАП линиями связи. В КМмап можно выделить две части: расширяющую и сужающую. Расширяющая (демультип-лексорная) схема находится на стороне ИУ, ее задача обеспечить для каждого ИУ наличие M направлений. Таким образом, кол-во расширяющих схем равно кол-ву ИУ, и каждая такая схема имеет кол-во выходов равное кол-ву модулей АП. Сужающая (мультиплексорная) схема находится на стороне модулей АП, ее задача заключается в обеспечении доступа с N направлений к одному модулю АП. Кол-во мультиплексорных схем равно кол-ву модулей АП, при этом каждая схема имеет кол-во входов равное кол-ву исполнительных устройств. Таким образом, любое ИУ имеет канал связи с любым модулем АП.
Данный коммутатор является однонаправленным, то есть информация передается в одном направлении от ИУ к модулям АП, обратный канал связи предназначен для управления передачей.
Объем управляющей логики при данном типе коммутации невелик. Однако доля оборудования, демультиплексорной и мульти-плексорной схем велика, так как дублируется в каждом устройстве, и, следовательно, объем оборудования растет квадратично при равенстве кол-ва ИУ и МАП. Для расширения коммутатора необходимо применять каскадирование. Таким образом, использование данной структуры для большого количества соединяемых устройств крайне неэкономично, несмотря на обеспечение необходимой пропускной способности. Применение данной структуры возможно в том случае, когда количество коммутируемых устройств не превышает пропускной способности микросхем реализующих устройства ВСАРР.
2. При центральной схеме построения коммутатора, соединяемые устройства имеют только единственный канал, который соединен с центральной коммутирующей схемой, имеющей N входов и M выходов, которая непосредственно и осуществляет коммутацию. При данной схеме коммутации снижается объем оборудования идущего на создание каналов передачи информации, однако это достигается за счет усложнения алгоритма формирования управления, реализация которого становится проблемной. Расширение коммутатора также достигается за счет каскадирования, или же за счет замены коммутирующей матрицы на более мощную, поддерживающую большее кол-во устройств. Таким образом, центральная схема построения коммутатора позволяет с меньшими затратами соединить большее кол-во устройств чем при распределенном подходе.
Для реализации коммутатора по центральной схеме рассматривается возможность применения серийно выпускаемых микросхем матричных коммутаторов (crosspoint switch) таких фирм как Analog Devices, Vitesse, Mindspeed. Эти коммутаторы представляют собой СБИС, реализующую матричный неблокирующий коммутатор размерностью до 144x144 каналов. Каждый канал представляет собой последовательную высокочастотную линию с пропускной способностью до 5 Гбит/с. При использовании данных микросхем встает проблема организации пакетной передачи токенов, которая была описана выше, т.к. скорость переключения каналов для данных коммутаторов составляет десятки нс.
Применение одиночного центрального коммутатора, построен-ного на серийных матричных коммутаторах не способно обеспечить необходимого темпа передачи токенов. Поэтому возможно применение нескольких таких схем, работающих параллельно, при этом коммутация между ними будет осуществляться по распределенному принципу.
БИБЛИОГРАФИЧЕСКИЙ СПИСОК
1. Бурцев В.С. Выбор новой системы организации выполнения высокопараллельных вычислительных процессов, примеры возможных архитектурных решений построения суперЭВМ // В сб.: Параллелизм вычислительных процессов и развитие архитектуры суперЭВМ. М., 1997.
2. Бурцев В.С. Новые принципы организации вычислительных процессов высокого параллелизма // Методы и средства обработки информации: Труды перв. Всероссийской научн. конф. М.: МГУ, 2003. С. 17-31.
И.И. Маркович, Е.И. Коваленко
ПРИМЕНЕНИЕ ИНТЕЛЛЕКТУАЛЬНЫХ ВЫЧИСЛИТЕЛЬНЫХ СИСТЕМ ДЛЯ РЕАЛИЗАЦИИ ПРОЦЕДУР ПРОСТРАНСТВЕННО-ВРЕМЕННОЙ ОБРАБОТКИ СИГНАЛОВ В БОРТОВЫХ РЛС
Современные бортовые радиолокационные станции (БРЛС) воздушного базирования решают широкий круг задач, в том числе задачи селекции наземных движущихся объектов (СНДО) [1,2]. В процессе решения указанных задач необходимо оперировать с большими потоками данных, выполнять широкий набор достаточно сложных алгоритмов и процедур цифровой обработки сигналов, что возможно реализовать только с применением интеллектуальных вычислительных систем.
Внедрение методов цифровой обработки сигналов (ЦОС) в бортовые РЛС обеспечивает необходимые точность и стабильность процедур обработки. Кроме того, открывается возможность разработки новых цифровых алгоритмов, позволяющих расширить функциональные возможности и существенно улучшить параметры и характеристики бортовых РЛС, в том числе за счет применения сложных сигналов. С другой стороны, внедрение методов ЦОС требует значительного увеличения производительности бортовых вычислительных устройств (ВУ), особенно на этапе первичной обработки (в режимах обнаружения и оценки параметров сигналов).
Снижение требований к производительности ВУ можно достичь следующими способами:
- разрабатывать эффективные алгоритмы ЦОС, требующие минимальных вычислительных затрат;
- часть процедур ЦОС, использующих в большом объеме несложные однотипные вычислительные операции, реализовывать с применением программируемых логических интегральных схем (ПЛИС) [3] и базовых матричных кристаллов (БМК), создавая тем самым специализированные сигнальные процессоры (СПС);
- для выполнения процедур ЦОС средней и высокой сложности использовать программируемые сигнальные процессоры (ПСП), ориентированные на выполнение с наибольшей эффективностью преобразований сигналов, являющихся базовыми для широкого класса алгоритмов ЦОС.
