CC BY
66
Предикативно-логические надстройки как средство автоматизации вторичной обработки результатов комплексного моделирования радиоэлектронных средств
Н.В. Лемешко
Кафедра «Радиоэлектронные и телекоммуникационные устройства и системы», МИЭМ
nlem83@mail.ru, м.т. 8-915-231-17-47
В настоящее время процесс разработки радиоэлектронных средств (РЭС) характеризуется широким использованием систем автоматизации проектирования. Основными предпосылками для их применения являются сжатые сроки разработки и высокая сложность проектируемых устройств. Исследование объектов разработки проводят на базе их математических моделей, т.е. виртуальных прототипов [1]. Моделирование позволяет выявить особенности функционирования РЭС без использования физических экспериментов и макетов, что существенно ускоряет проектирование, повышает его качество и снижает стоимость конечных изделий. Моделирование дает возможность упростить формирование и оптимизацию частных проектных решений, являющихся итогом проектных процедур как слагаемых отдельного этапа проектирования.
Типичными для проектирования РЭС являются процедуры анализа и синтеза [2]. Последняя заключается в создании проектного решения по заданным требованиям, свойствам и ограничениям, в т.ч. и с использованием средств автоматизации. Одной из основных проектных процедур является оптимизация, приводящая к оптимальному по какому-либо критерию проектному решению. Процедура оптимизации обычно состоит в многократном анализе при целевом изменении параметров схемы до удовлетворительного приближения к заданным характеристикам. В сущности, оптимизация обеспечивает синтез проектного решения, но включает также поэтапный анализ.
Таким образом, инженеру в процессе проектирования, в т.ч. с применением вычислительных средств и комплексных моделей, постоянно приходится проверять, удовлетворяет ли на текущий момент проект разработки заданным свойствам. В работах
[3, 4] отмечалось, что решить хотя бы частично задачу автоматизации вторичной обработки результатов моделирования можно при помощи предикативно-логических надстроек для комплексных моделей во временной области. В основе принципов их построения лежит теория предикатов и атомарных функций [5]. Настоящая работа посвящена развитию этого направления и поиску путей расширения функциональности предикативных надстроек.
Структура предикативно-логической надстройки
Предлагаемая к рассмотрению структура предикативно-логических надстроек изображена на рис. 1. Процессы, текущие в радиоэлектронной аппаратуре,
моделируются при помощи комплексной модели во временной области. Предикативный блок состоит из ячеек, количество которых равно числу проверяемых условий N. На ячейку предикативного блока возлагается функция мониторинга
значения переменной, которое — в общем случае — сравнивается с двумя граничными для некоторого интервала значениями. На выходе каждой ячейки предикативного блока формируется пара сигналов, эквивалентных логическим.
Комплексная модель РЭС во временной области
Результат проверки выполнения условий
Рис. 1. Предлагаемая структурная схема предикативно-логической надстройки
В качестве таких сигналов можно использовать нормированное напряжение, использовавшееся при разработке концепции идеальной внутренней логики (ИВЛ) [6 —8]. Высокий уровень сигнала соответствует единичному значению напряжения и свидетельствует о том, что в текущий момент времени проверяемое условие выполняется. Низкий уровень сигнала соответствует нулевому значению напряжения и невыполнению проверяемого условия. Таким образом, в общем случае ячейка предикативного блока должна состоять из двух идеальных компараторов, формирующих сигналы ИВЛ.
Блок проверки временных условий обеспечивает отсчет интервалов времени, в которые реализуются события. При появлении на входе логической единицы (сигнала высокого уровня) активизируются цепи, используемые для отсчета времени и формирующие на выходе сигнал в уровнях ИВЛ в случае, если проверяемое условие выполняется в течение требуемого промежутка времени либо более его. Такая проверка может потребоваться, например, при анализе переходных процессов в электронных схемах и исследовании пограничных и аварийных состояний цифровых и аналоговых устройств. Блок проверки временных условий имеет 2N входов и N выходов, т.е. выполняет функцию парного логического объединения условий, проверяемых каждой ячейкой предикативного блока. На выходе формируется сигнал в уровнях ИВЛ.
Счетный блок должен быть построен на базе ИВЛ по стандартным схемам, используемым в цифровой электронике. Его функцией является подсчет количества реализаций проверяемых событий по каждому из N контролируемых параметров. На выходе блока формируется N машинных слов. Каждое машинное слово описывает
текущее состояние счетчика, обеспечивающего счет выполнения условий по данному контролируемому параметру. Если разрядность каждого слова R, то счетный блок имеет RN выходов, на каждом из которых формируется напряжение в уровнях ИВЛ.
Блок сопоставления осуществляет сравнение машинных слов с эталонными значениями. При их совпадении на выходе ячейки блока сопоставления формируется импульс в уровнях ИВЛ, воспринимаемый в совокупности с другими аналогичными импульсами логико-триггерным блоком. Последний строится на основе схемотехнических решений цифровой электроники. На него возлагаются функции по регистрации событий выполнения условий и их комбинаций, в т.ч. последовательностей. Для комбинации условий проверка осуществляется с использованием логических функций. Поскольку проверяемые условия могут быть объединены, то логико-триггерный блок может иметь меньшее число выходов, чем N. На выходы поступают сигналы с триггеров блока, окончательно фиксирующих наступление проверяемых событий в комплексной модели. Такие сигналы формируются в уровнях ИВЛ. Логический блок состоит из одного либо нескольких идеальных логических элементов. Он формирует выходной сигнал предикативнологической надстройки, который свидетельствует о выполнении всех проверяемых условий в совокупности.
Таким образом, предложенная последовательность обработки контролируемых сигналов имеет жесткую структуру, которую отражает левый столбец блоков на рис. 1 в совокупности с их связями. Однако такая жесткость существенно ограничивает функциональность надстройки, поскольку в отсутствие обратных связей невозможно изменение параметров предикативного блока и блока проверки временных условий. Поэтому составленную жесткую структуру следует дополнить обратными связями.
Перестройка параметров ячеек предикативного блока и блока проверки временных условий осуществляется по сигналам, формируемым ячейками счетного блока, преобразованным в блоке формирования управляющих сигналов. Такая обратная связь позволяет перестраивать пороговые значения в каждой ячейке предикативного блока и временные интервалы — в ячейках блока проверки временных условий.
Для повышения степени интеллектуализации процесса обработки в структуру предикативно-логической надстройки представляется необходимым ввести блоки обнуления и сброса по времени. Их функциональность заключается в том, что, если в течение некоторого времени состояние ячеек счетного, либо логико-триггерного блока не изменяется, они могут быть сброшены. Необходимость использования блоков обнуления и сброса может возникнуть, например, в случаях, когда проводится моделирование микросхем на предмет функционирования в аварийных режимах, при анализе передачи электроэнергии через линию и т.д. Блоки сброса и обнуления при необходимости могут управляться сигналами счетного блока с тем, чтобы обеспечить зависимость времени сброса от состояния на выходах последнего.
Блоки обнуления и сброса по событию управляются напряжениями в уровнях ИВЛ, поступающими с предикативного блока и блока проверки временных условий. Их функциональность состоит в том, что при возникновении некоторого события часть ячеек счетного либо логико-тригерного блока обнуляется или сбрасывается. Использование этих блоков в составе предикативно-логической надстройки может потребоваться в случаях, когда анализируются сочетания событий, одно из которых может отменить другие, состоявшиеся ранее. Если обобщить их функциональность,
то эти блоки должны не только сбрасывать и обнулять управляемые ими структуры, но и принудительно устанавливать те или иные значения на выходе счетного блока.
В случае проверки разнородных условий представляется целесообразным привести сигналы к единому пространству одного из классов моделируемых процессов. Для электронных устройств приоритетным, очевидно, является пространство электрических сигналов, поэтому следует на него ориентироваться. Такое приведение может быть легко осуществлено внутри предикативного блока путем использования представления об идеальной внутренней логике, предложенном автором в работах [6 — 8].
Предложенная структура предикативно-логической надстройки обеспечивает:
— проверку последовательной реализации проверяемых условий с длительностью не менее заданной отдельно для каждого из них;
— подсчет реализованных условий с заданными характеристиками;
— проверку выполнения комплекса условий, объединенных комбинаторной логической функцией, и формирование обобщенного заключения по результатам этой проверки;
— изменение статуса выполнения подсчета реализации проверяемых условий и их совокупности по осуществлению дополнительных условий.
Таким образом, предикативно-логическая надстройка, реализованная в соответствии с предложенной структурой, обладает существенной гибкостью и возможностью адаптации под частные задачи моделирования. Использование предикативно-логических надстроек можно рассматривать как альтернативу другим методам вторичной обработки результатов моделирования радиоэлектронных средств.
Основной проблемой с точки зрения численных методов является широкий диапазон разброса коэффициентов в системе дифференциальных уравнений, описывающих комплексную модель и схему предикативно-логической надстройки, которая по этой причине должна решаться использованием специальных методов численного интегрирования.
Структура ячейки предикативного блока
Выше отмечалось, что в составе предикативного блока присутствует пара компараторов, назначением которых является безынерционное сравнение контролируемых параметров с некоторыми пороговыми значениями. При переходе через порог сигнал на выходе компаратора изменяется по уровню в некотором интервале входного и опорного напряжения.
В настоящее время используемые в электронике компараторы [9] построены на базе операционных усилителей, дополненных обратной связью и цепями, обеспечивающими гистерезис порога переключения. Их применение в нашем случае не представляется возможным, поскольку они содержат инерционные элементы, использование которых в предикативно-логических надстройках недопустимо.
Поэтому следует использовать идеализированную модель компаратора, например, изображенную на рис. 2. Она может быть построена на основе стандартных элементов, используемых в системах автоматизации проектирования. Идеальная модель компаратора имеет полную развязку выходных цепей от входных, ток по входным цепям равен нулю, что отвечает установленным выше требованиям к
и и /т и и
предикативно-логической надстройке в целом. Ячейка предикативно-логической
надстройки содержит два таких компаратора, объединенных общим входом и управляющими сигналами.
Рассмотрим принципы функционирования идеального компаратора. Порог переключения устанавливается внешним управляющим воздействием в виде К-разрядного двоичного сигнала в уровнях ИВЛ, который определяет текущее состояние соответствующей ячейки счетного блока, по сути — это код номера проверяемого события. Аналогичным кодом, в общем случае — другой разрядности
Ь, устанавливается коэффициент гистерезиса.
Формирователь эталонного напряжения Е1 имеет передаточную функцию вида
К-1
(1)
и.»., (')=Т.ир, П р № ('), (т))
/=1 V к=0 у
где и.ых1(т) — напряжение на выходе формирователя как функция времени; ир1
— значение /-ого порогового напряжения для текущего кода проверяемого события; Г (иык (т), ис1к) — функция сравнения; иик (т) — значение управляющего напряжения в
к-ом разряде управляющего кода в текущий момент времени; ис1к (т) — значение
напряжение в к-ом разряде кода, соответствующего /-ому проверяемому условию.
Макромодель управляемого идеального компаратора с гистерезисом порога переключения
-г
Установление Установление порогового коэффициента
V значения гистерезиса
Инвертирование выходного сигнала )
Управляющие воздействия в уровнях ИВЛ
Рис. 2. Структурная схема управляемого компаратора ячейки предикативного
блока
Функция сравнения обладает следующим математическим свойством:
(1, если иы, (t) = ис,, (Т);
0 и * и (т) (2)
0, если иык(Т)* ис1 к(т).
Функция сравнения Г (Шк (т), ис1к (т)) является классической функцией комбинаторики [10]. Если рассмотреть её в выражениях булевой алгебры, то она имеет вид У = Х1 ■ Х2 + Х1 ■ Х2. Однако в таком виде её реализация в составе ИВЛ
затруднительна [11], что связано с наличием операции логического сложения. Поэтому её следует привести к виду, в котором в ней имеются только операции логического умножения, например, при помощи правил де Моргана [10], на основе
которых функция приобретает вид У = Х1 ■ Х2 ■ Х1 ■ Х2. С учетом того, что в теории
ИВЛ логическому отрицанию соответствует вычитание из единицы, можно получить функцию сравнения в следующем виде:
Г(и„к(т),ис,к(т)) = 1 -(1 -(1 -иык(т))1 -№„(т)))(1 -)(т)ис,,(т)). (3)
К-1
Таким образом, условие П ^ (иык (т ), ис/к (т)) = 1 выполняется только для
к =0
единственного /-ого порогового напряжения в случае, если поступающий К-разрядный код в точности соответствует эталонному значению. Набор значений ис1к (т) должен определяться номером проверяемого условия, например, на основе
перевода чисел из десятичной в двоичную систему исчисления. Смена значений иск (т) во времени осуществляется только при переходе к анализу последующего
(либо — при более сложных алгоритмах — другого) условия, которому должен соответствовать иной пороговый уровень.
Формирователь гистерезисных уровней обеспечивает генерацию опорного напряжения компаратора для текущих значений управляющих воздействий и напряжения и.ых1(т) на выходе формирователя эталонного напряжения. Для этого
блока управляющими сигналами являются Ь-разрядный код установки коэффициента гистерезиса и выходной сигнал компаратора в уровнях ИВЛ, т.е. здесь используется обратная связь. Установление значения коэффициента гистерезиса может быть выполнено на основе тех же принципов, что и порогового напряжения.
Формирователь гистерезисных уровней Е2 должен иметь передаточную функцию
ивых2 (т) ивых1
(т)(1 + а(т )(1 - 2ивы. (т)), (4)
где ивЬ1х1(т) и ивь1х2(т) — напряжение на входе и выходе формирователя гистерезисных уровней; а(т) — коэффициент гистерезиса, определяемый Ь-
разрядным кодом;
иых (т) — выходной сигнал компаратора. При высоком уровне напряжения на выходе компаратора граница переключения будет лежать ниже, чем при низком уровне, и наоборот, что, собственно, и обеспечивает гистерезис переключений. Из соотношения (4) следует, что коэффициент гистерезиса имеет смысл относительного смещения порогов переключения по отношению к значению ивых1(т). Если ивъш1(1) = 0, то
гистерезис будет отсутствовать, и поэтому, при необходимости, следует использовать другие передаточные функции, например, вида
ивых2 (т) = ивых1 (т) + иГ (1 + а(т)(1 - 2ивЫХ (т)) , где иГ — амплитуда гистерезиса.
Сигналы ивых 2(т) и входной сигнал компаратора ивх (т) поступают на нелинейный источник напряжения, управляемый напряжением. Передаточная функция источника Е1 должна иметь следующий вид:
и,ыхз(‘ ) = И.х (т) - ивыхЛт ))(1 - 2иупр (I)). (5)
где ивых3(т) — напряжение на выходе источника Е1; ивх(т) — напряжение на
входе компаратора; иупр (т) — нормированное напряжение, определяющее
инвертирование выходного сигнала. Формула (5) приведена для случая, когда низкому уровню иупр (т) соответствует ивы1х (т) = 1 при ивх (т) > ивы1х2(т). В противном
случае передаточная функция должна иметь вид ивыхз(т) = (ивх(т)-ивых2(т))(2иупр(т)-1).
Напряжение иы1х3(т) является управляющим для идеальных ключей БШ'1 и SW2. Если ивых3 (т) > 0, то ключ SW1 будет открыт, а SW2 — закрыт, что обеспечивает жесткую привязку выходного напряжения компаратора иых(т) к значению 1 В. В противном случае ключ SW2 открыт, а SW1 — закрыт, и значение иых (т) составит 0 В. Ключи SW1 и SW2 переходят из открытого состояния в закрытое скачком и являются стандартными элементами средств моделирования. Сопротивления Я1 и Я2 введены в схему из тех соображений, что обычно в средствах моделирования не допускается наличие незамкнутых контуров. Эти сопротивления могут иметь любые номиналы.
Таким образом, использование в составе предикативного блока компараторов с предложенной структурой обеспечивает описанную выше функциональность ячеек, на выходе которых формируется пара сигналов в уровнях ИВЛ, а алгоритм работы полностью определяется управляющими воздействиями.
Принципы построения других блоков предикативно-логической
надстройки
Выше была предложена структура ячеек предикативного блока как наиболее важного узла предикативно-логических надстроек в предложенной реалиации. Блок проверки временных условий, с учетом специфики входных сигналов, строится на основе интегрирующих и компараторных цепей. Остальные блоки формируются на базе известных схемотехнических решений [9, 10], ориентированных, однако, на реализацию в базисе ИВЛ. Счетный блок строится как совокупность цифровых счетчиков, построенных, например, на основе Т-триггеров, и логических элементов. Блок сопоставления представляет собой цифровой ^-разрядный компаратор с К№-входами, который также может быть рассмотрен как ячеистая система. Логикотриггерный блок строится из логических и триггерных элементов, логический — на базе комбинаторных схем.
Перспективы развития надстроек для моделей радиоэлектронной аппаратуры
Выше было показано, что предикативно-логические надстройки, реализованные в виде электронных цепей, составленных на базе идеальной внутренней логики, обладают широкой функциональностью и универсальностью в части проверки совместной реализации разнородных условий. Ввиду этого представляется важным и перспективным не только дальнейшее расширение и усложнение их функций, но и качественное развитие.
К такому развитию можно отнести разработку макромодельных надстроек, основной функцией которых является моделирование физических процессов, протекающих в аппаратуре. Поскольку наиболее тесная связь наблюдается между электрофизическими и тепловыми явлениями, в особенности для полупроводниковых приборов, то в целях учета этого влияния необходимо разработать соответствующие методы моделирования с использованием специальных надстроек. При этом процессы нагрева и рассеяния тепловой энергии в окружающую среду будут моделироваться в пространстве электрических сигналов. Отметим, что такой подход ни в коей мере не отменяет другие методы анализа физических процессов в радиоэлектронной аппаратуре.
Более того, можно утверждать, что такие надстройки могут являться основой для моделей ряда электронных элементов, которые до сих пор не разработаны. Примером является классический плавкий предохранитель. Создание таких моделей расширит возможности моделирования радиоэлектронных устройств, повысит его точность и даст разработчикам новый полезный инструментарий для решения ряда проектных задач.
Кроме надстроек, предназначенных для моделирования сопутствующих электрическим явлением физических процессов, можно предложить надстройки для вторичной обработки результатов моделирования в части реализации над ними функций и операторов, используемых в математическом анализе.
Отдельным вопросом является автоматизация формирования схем предикативно-логических и других типов идеальных надстроек. В случае предикативно-логического расширения комплексных моделей можно разработать алгоритм, по которому будут формироваться надстройки. Построение идеальных надстроек для вторичной обработки может быть осуществлено путем последовательного соединения типовых блоков. Отправным пунктом в создании надстроек вне зависимости от методов их формирования являются требования к их функциональности.
Отметим, что развитие таких надстроек и их практическое использование не умаляет значения методов вторичной обработки результатов моделирования как таковых, а, как представляется, гармонично их дополняет.
Таким образом, разработка идеальных надстроек различных типов для комплексных моделей радиоэлектронных средств является важной и перспективной с точки зрения решения поставленной выше теоретико-практической задачи, которая относится к областям автоматизации проектирования и к феноменологической радиотехнике.
Литература
1. Кечиев Л.Н., Шнейдер В.И. Современные проблемы обеспечения ЭМС электронных модулей быстродействующих цифровых электронных средств. — Технология ЭМС, 2004, №4 (12) — М.: ООО Издательский дом «Технология». — с.50-59.
2. Автоматизация проектирования радиоэлектронных средств. — Под ред. Алексеева О.В. — М.: Высшая школа, 2000. — 478 с.
3. Лемешко Н.В. Предикативно-логические идеальные надстройки в комплексных моделях радиоэлектронных средств. — Труды НИИР, сборник научных статей / Под ред. Бутенко В.В. — М.: НИИР, 2009, №2. — с.54-56.
4. Лемешко Н.В. Концепция предикативно-логической обработки результатов моделирования электронных схем с использованием идеальных надстроек. — «Электромагнитная совместимость и проектирование электронных средств», сборник научных трудов / Под ред. Кечиева Л.Н. — М.: МИЭМ, 2009. — с.30-33.
5. Гетманова А. Д. Логика. — М.: «Академический проспект», 2007 г. — 712 с.
6. Лемешко Н.В. Универсальная модель логических элементов И и ИЛИ для построения идеальной внутренней логики ШК-моделей ИМС. — Электромагнитная совместимость и проектирование электронных средств», сборник научных трудов / Под ред. Кечиева Л.Н. — М.: МИЭМ, 2008. — с.71-75.
7. Лемешко Н.В. Реализация логических функций в моделях интегральных схем,
основанных на ЮК-описании буферов ИС. — «Проектирование
телекоммуникационных и информационных средств и систем», сборник научных трудов каф. РТУиС. / Под ред. Кечиева Л.Н. — М.: Издательство МИЭМ, 2006. — с.83-91.
8. Кечиев Л.Н., Лемешко Н.В. IBIS как основа построения макромоделей интегральных компонентов электронных узлов. — «Проектирование
телекоммуникационных и информационных средств и систем», сборник научных трудов каф. РТУиС. / Под ред. Кечиева Л.Н. — М.: Издательство МИЭМ, 2006. —
с.102-107.
9. Хоровиц П., Хилл У. Искусство схемотехники. — М.: Мир, 1986 г. — 598 с.
10. Новожилов О.П. Основы цифровой техники. — М.: ИП «РадиоСофт», 2004.
— 528 с.
11. Кечиев Л.Н., Лемешко Н.В. Моделирование цифровых устройств с использованием IBIS-описания интегральных схем. — М.: МИЭМ, 2006. — 243 с.
