CC BY
3Научная статья УДК 621.382.323
doi:10.24151/1561-5405-2023-28-6-826-837 EDN: XCTUXL
Особенности TCAD- и SPICE-моделирования удара заряженной частицы в 6T-ячейку статической памяти, изготовленную по КМОП-технологии с проектными нормами 28 нм
К. О. Петросянц1'2, Д. С. Силкин1, Д. А. Попов1, М. Р. Исмаил-Заде1,
1 3 3 3
И. А. Харитонов , Л. Е. Переверзев , А. А. Морозов , П. В. Тургенев
1 Национальный исследовательский университет «Высшая школа
экономики», г. Москва, Россия
2
Институт проблем проектирования в микроэлектронике Российской академии наук, г. Москва, Россия ООО «Альфачип», г. Москва, Россия
Аннотация. С уменьшением размеров транзисторов возникают условия, когда удар одной частицы затрагивает сразу несколько транзисторов в составе ячейки памяти. Вследствие этого при моделировании недостаточно учитывать один транзистор, в который непосредственно попадает частица. В работе рассмотрена полноразмерная SD-модель двух n-канальных транзисторов, являющихся частью 6Т-ячейки памяти, в которую ударяет заряженная частица. Предложен способ моделирования удара частицы, который позволяет рассчитать в TCAD-симуляторе импульс тока после удара, а в SPICE-симуляторе с применением SPICE-моделей - реакцию схемы ячейки памяти на удар. Данный способ дает возможность объединить преимущества TCAD- и SPICE-расчетов и добиться соответствия между точностью и скоростью проведения моделирования. Рассмотрены вопросы определения параметров TCAD-модели удара частицы, возникновения импульса тока после удара частицы рядом с транзистором во включенном состоянии, а также влияния тока этого транзистора на работу ячейки памяти. Предложен прием задания в TCAD-симуляторе сложных профилей распределения носителей заряда, индуцированных ударом частицы. Проведено моделирование нескольких случаев удара частиц с разными значением LET (Linear Energy Transfer) и показан пример определения критического значения LET для 6Т-ячейки статической памяти с проектными нормами 28 нм. Подобранные параметры физической структуры транзистора позволяют моделировать характеристики транзисторов, произведенных по КМОП-технологии с проектными нормами 28 нм.
Ключевые слова: ячейка памяти, статическая память, удар частицы, TCAD-моделирование, SPICE-моделирование
© К. О. Петросянц, Д. С. Силкин, Д. А. Попов, М. Р. Исмаил-Заде, И. А. Харитонов, Л. Е. Переверзев, А. А. Морозов, П. В. Тургенев, 2023
Финансирование работы: работа выполнена при финансовой поддержке Программы «Приоритет-2030» в рамках стратегического проекта НИУ ВШЭ «Цифровая трансформация: технологии, эффекты, эффективность» и РНФ (проект № 23-22-00313).
Для цитирования: Особенности TCAD- и SPICE-моделирования удара заряженной частицы в 6Т-ячейку статической памяти, изготовленную по КМОП-технологии с проектными нормами 28 нм / К. О. Петросянц, Д. С. Силкин, Д. А. Попов и др. // Изв. вузов. Электроника. 2023. Т. 28. № 6. С. 826-837. https://doi.org/ 10.24151/1561-5405-2023-28-6-826-837. - EDN: XCTUXL.
Original article
Features of TCAD and SPICE simulation of a charged particle impact into a 6T SRAM cell manufactured using CMOS 28nm technology node
K. O. Petrosyants12, D. S. Silkin1, D. A. Popov1, M. R. Ismail-Zade1,
* 1 3 3 3
I. A. Kharitonov , L. E. Pereverzev , A. A. Morozov , P. V. Turgenev
1National Research University Higher School of Economics, Moscow,
Russia
2
Institute for Design Problems in Microelectronics of the Russian Academy of Sciences, Moscow, Russia
3 a >>
"AlphaCHIP " LLC, Moscow, Russia [email protected]
Abstract. With a decrease in the size of transistors, the conditions arise when the impact of one particle affects several transistors in the composition of a memory cell. Therefore during simulation it is not sufficient to take account for one transistor directly hit by a particle. In this work, a full-size 3D model of two n-channel transistors that are part of a 6T memory cell into which the charged particle enters is considered. A particle impact simulation procedure is proposed that makes it possible to calculate in TCAD simulator the current pulse after the impact and in SPICE simulator, using SPICE models, the memory cell circuit response to the impact. This procedure allows for combination of TCAD and SPICE calculations advantages and for a good compromise between accuracy and simulation speed. The issues of determining the parameters of the TCAD model of a particle impact, as well as the occurrence of a current pulse after a particle impact near a transistor in the on state, along with the effect of the current of this transistor on the operation of a memory cell, are considered. A technique of specifying in TCAD simulator the complex distribution profiles of charge carriers induced by particle impact is proposed. Several cases of particle impact with different LET (Linear Energy Transfer) values have been simulated and an example of determining the critical LET for a 6T SRAM cell with a design code of 28 nm has been shown. The tailored parameters of transistor physical structure make it possible to simulate the characteristics of transistors manufactured using CMOS 28nm technology node.
Keywords: SRAM, static memory, particle impact, TCAD simulation, SPICE simulation
Funding: the work has been supported by the Priority 2030 Program within the framework of the HSE strategic project "Digital Transformation Technology, Effects, Efficiency" and the Russian Science Foundation (project No. 23-22-00313).
For citation: Petrosyants K. O., Silkin D. S., Popov D. A., Ismail-Zade M. R., Kharitonov I. A., Pereverzev L. E., Morozov A. A., Turgenev P. V. Features of TCAD and SPICE simulation of a charged particle impact into a 6T SRAM cell manufactured using CMOS 28nm technology node. Proc. Univ. Electronics, 2023, vol. 28, no. 6, pp. 826837. https://doi.org/10.24151/1561-5405-2023-28-6-826-837. - EDN: XCTUXL.
Введение. Одиночный удар заряженной частицы (Single Event Upset, SEU) - одна из ключевых причин возникновения ошибок в работе ячеек статической памяти. Оценка стойкости ячейки памяти к SEU является важной задачей для устройств, предназначенных для работы в условиях верхних слоев атмосферы или открытого космоса. На этапе проектирования для реализации этой задачи используются средства компьютерного моделирования, позволяющие оценивать стойкость схем памяти при использовании различных конструктивно-технологических и схемотехнических решений. С точки зрения физики удар частицы приводит к ионизации атомов полупроводника, в результате чего образуется значительное число свободных электронно-дырочных пар (ЭДН), которые разделяются в электрическом поле и под действием диффузии и дрейфа движутся к контакту под напряжением [1]. Эти носители заряда могут формировать кратковременный импульс тока, которого может быть достаточно для переключения ячейки памяти в противоположное состояние.
Вероятность возникновения SEU после удара частицы зависит от следующих факторов. Во-первых, необходимо правильно оценить форму и величину импульса тока, формируемого избыточными носителями. С этой целью следует учитывать скорость движения носителей, а также скорость их рекомбинации в теле полупроводникового прибора. Важную роль здесь будут играть топологические и физические параметры структуры. Решение такой задачи требует применения TCAD-моделирования, которое позволяет принять во внимание особенности внутреннего устройства полупроводниковых приборов. Во-вторых, важно рассмотреть влияние этого импульса на работу конкретной ячейки памяти. Основным результатом воздействия импульса является перезарядка входных емкостей транзисторов ячейки, изменяющая логическое состояние ячейки памяти. При этом следует учитывать соотношения размеров транзисторов и паразитные параметры схемы, а также принимать во внимание динамические характеристики работы ячейки памяти, которые могут оказывать решающее влияние на результат воздействия частицы на схему.
TCAD-моделирование не является оптимальным инструментом для проведения точных расчетов стойкости с учетом подобных схемотехнических параметров. Для этих целей целесообразно использовать SPICE-моделирование с применением схемотехнических моделей. Существуют два основных подхода к проведению подобных расчетов. Первый подход - создание полных 3D-моделей ячейки памяти [2, 3]. Этот подход потенциально наиболее точный, однако есть ограничения по его практическому применению. Такую модель сложно разработать, каждая симуляция будет занимать время порядка нескольких десятков часов, а внесение каких-либо изменений в схему ячейки, вероятно, потребует повторения всей работы. Создание такой модели с учетом паразитных параметров также потребует детальной информации о технологическом процессе - не только о структуре отдельного транзистора, но и об устройстве многослойной металлизации. Такие сведения не всегда могут быть получены от производителя
или экстрагированы из измерений либо технической информации, приводимой в открытых источниках. Второй подход - применение смешанного ТСАО- и SPICE-моделирования, когда удар частицы моделируется в части структуры, представленной TCAD-моделью, а все, что не вошло в эту модель, представляется в виде внешней схемы, состоящей из SPICE-моделей [4, 5]. Однако практика показывает, что пакеты для TCAD-моделирования не всегда имеют необходимый функционал, чтобы распознавать и использовать наиболее современные и точные SPICE-модели. Кроме того, взаимодействие ТСАО- и SPICE-моделей в одной схеме при расчете сверхбыстрых переходных процессов, длящихся несколько десятков пикосекунд, часто приводит к численной нестабильности и заканчивается ошибками.
В настоящей работе используется смешанный подход: TCAD-моделирование применяется для расчета импульса тока, затем этот импульс переносится в SPICE-симулятор в виде кусочно-линейного источника тока. При этом в ТСАО-модели учитываются наиболее важные факторы, влияющие на формирование импульса тока, а в SPICE-модель вводятся паразитные и стресс-параметры, а также наиболее точные модели транзисторов, обеспечивающие максимальную точность симуляции реакции схемы ячейки памяти на импульс тока.
Описание TCAD-модели МОП-структур с ударом тяжелой частицы. Для моделирования удара частицы принципиально важно использовать 3Б-модели транзисторных структур, так как концентрация ЭДП, индуцированных ударом частицы, изменяется по всем осям координат, а использование 2Б-моделей приведет к существенной погрешности.
При моделировании за основу взята структура 28-нм и-МОП-транзистора, откалиб-рованная по данным, опубликованным компанией TSMC [6]. Основные параметры структуры, имеющие значения с точки зрения моделирования удара частицы: концен-
18 —3
трация примеси в подложке 3,5-10 см , концентрация примеси в областях стока и истока 2-1020 см—3, эквивалентная толщина оксида кремния 1,35 нм. Результаты калибровки сток-затворных ВАХ показаны на рис. 1. Погрешность моделирования не превышает 15 %.
Для моделирования удара частицы выбрана спаренная структура транзистора (на один сток приходится два параллельно включенных истока и затвора). ТСАО-модель такой структуры представлена на рис. 2. Модель содержит два и-МОП-транзистора, подключенных к обоим плечам ячейки памяти.
На основании опыта по TCAD-моделированию МОП-структур с размерами от долей микрометра до единиц нанометров [7] верифицированы следующие модели физических эффектов. Для учета деградации подвижности в инверсном слое МОП-структуры применялись модели: Enormal (IALMob Coulomb2D) — модель деградации подвижности у поверхности с двумерным распределением дефектов на границе раздела; CarтierCamerScattering (BrooksHerring) — модель деградации подвижности из-за рассеяния носителей на других носителях заряда; DopingDependence (PhuMob BalMob) —
1-ю-10-!-1-т-1
0 0,4 0,8 1,2
Напряжение на затворе, В
Рис. 1. Сток-затворные ВАХ n-МОП-тран-зистора: условные обозначения - данные
работы [6]; кривые - TCAD-моделирование Fig. 1. IdVg characteristics of n-MOSFETs: symbols - according to work [6]; curves - TCAD simulation
M0SFET1 M0SFET2
№
Рис. 2. TCAD-модель двух спаренных n-канальных транзисторов Fig. 2. TCAD model of two paired n-channel transistors
модель зависимости подвижности от уровня легирования, также включающая учет баллистического пролета носителей в короткоканальных транзисторах. Сужение запрещенной зоны учитывалось с помощью модели Slotboom, генерация-рекомбинация носителей - с использованием модели Шокли - Холла - Рида с учетом зависимости скорости рекомбинации от концентрации носителей. Данный набор моделей хорошо зарекомендовал себя при моделировании различных МОП-структур с длинами канала от 15 до 100 нм [8, 9], включая транзисторы компании TSMC, результаты моделирования которых представлены на рис. 1.
Моделирование удара частицы. Удар частицы в Sentaurus TCAD моделируется путем создания дополнительного цилиндрического профиля ЭДП, отображающих ионизацию носителей заряда частицей. Концентрация ЭДП по умолчанию постоянна вдоль оси цилиндра, которая отображает трек частицы в материале. В радиальном направлении концентрация ЭДП спадает по нормальному распределению Гаусса. Профиль ЭДП определяется тремя параметрами: длиной трека частицы; стандартным отклонением профиля ЭДП в радиальном направлении; линейной передачей энергии (Linear Energy Transfer, LET), задаваемой в пКл/мкм. LET определяет полный заряд в цилиндрическом профиле с длиной трека 1 мкм. LET в пКл/мкм пересчитывается из экспериментально определяемых значений, выраженных в МэВ-см /мг, исходя из соотношения 1 пКл/мкм = 97 МэВ-см /мг [10]. Длина трека может быть рассчитана по энергии частицы, однако на практике для МОП-структур с размерами транзисторов менее 100 нм вклад в всплеск тока вносит ограниченная часть трека. ЭДП могут перемещаться под действием диффузии или дрейфа в области пространственного заряда в течение времени, пока не произойдет рекомбинация. Носители, которые не успели «добраться» до контакта стока за это время, рекомбинируют в объеме полупроводника. Моделирование нанометровых МОП-транзисторов показывает, что ЭДП, образованные на глубине свыше 400 нм, не вносят вклад в всплеск тока стока. Стандартное отклонение профиля ЭДП в радиальном направлении не может быть однозначно вычислено. Однако существуют работы, показывающие, что частота возникновения SEU в приборах может быть уменьшена более чем в 100 раз, если чувствительные области ИС будут удалены друг от друга на 1 мкм [11]. Профиль ЭДП имеет сложную форму [12], которую в первом приближении можно аппроксимировать с помощью суммы нескольких гауссовых профилей (рис. 3).
1 10 100 1000 Ч*
Радиальное расстояние, нм а
Радиальное расстояние, нм б
Рис. 3. Зависимости концентрации электронно -дырочных пар, индуцированных частицей, от радиуса вокруг пути прохождения частицы: а - по данным работы [13]; б - по данным работы [14] Fig. 3. Dependences of the concentration of electron-hole pairs induced by a particle on the radius around the path of the particle: a - according to work [13]; b - according to work [14]
Для упрощения модели авторы настоящей статьи использовали два профиля: профиль, отвечающий за область высоких концентраций, непосредственно примыкающую к пути движения частицы, и профиль, отвечающий за генерацию носителей на большом удалении от него. Среднеквадратичное отклонение первого профиля задано равным 10 нм, второго - 200 нм. Значение LET узкого профиля брали равным 1/10 от значения LET широкого профиля, чтобы концентрация ЭДП в пике узкого профиля на два порядка превышала концентрацию ЭДП в точке соединения профилей (см. рис. 3).
Обеспечение взаимодействия TCAD- и SPICE-моделей. При подготовке TCAD-модели для удара частицы и переноса данных в SPICE-симулятор необходимо учитывать несколько факторов. Носители заряда, формирующие импульс тока, движутся по двум механизмам. Сначала происходит разделение ЭДП, попавших в электрическое поле стока, при этом носители заряда двигаются под действием дрейфа в поле стока. По мере вытягивания носителей из области стока образуется градиент концентрации свободных носителей заряда, что приводит к диффузии носителей к стоку из подложки. Параллельно происходит рекомбинация носителей заряда. Для логических схем, работающих при малых напряжениях, ширина области пространственного заряда, где напряженность электрического поля высока и может происходить разделение носителей заряда, очень мала. В рассматриваемой структуре она составляет около 20 нм. Следовательно, большую часть «маршрута» из подложки в область стока носители проходят под действием диффузии. Таким образом, существует конечное расстояние от стока, которое могут пройти носители заряда, прежде чем они подвергнутся рекомбинации. TCAD-расчеты показывают, что это расстояние не превышает ~ 500 нм [15]. Следовательно, модель должна учитывать не только транзисторную структуру, но и окружающее ее пространство в радиусе, по крайней мере, 500 нм вокруг стока.
Поскольку большое значение в рассматриваемом случае имеет диффузионный механизм, не зависящий от внешнего напряжения, напряжение на стоке не оказывает определяющего воздействия на формирование импульса тока. Для оценки этого влияния смоделирован импульс тока при напряжениях на стоке 0,9 и 1,5 В. Конденсатор, имитирующий емкости транзисторов ячейки и паразитные емкости, на перезарядку которых расходуется заряд импульса тока, подключен к стоку. Результаты моделирования показаны на рис. 4, откуда следует, что при увеличении напряжения на 67 % рост тока на пике импульса составляет 15 %, а заряд увеличивается на 10 %. Это показывает, что
Рис. 4. Смоделированные с помощью TCAD импульсы тока стока МОП-транзистора (а) и интеграла от тока по времени (б) при ударе частицы при разных напряжениях на стоке Fig. 4. TCAD simulation of MOSFET drain current (a) and integral of current over time (b) at particle impact,
at different MOSFET drain voltages
внешние условия слабо влияют на транзистор при ударе частицы, а дрейфовый механизм практически перестает влиять на процесс формирования импульса тока после того, как был пройден пик.
По мере перезарядки емкостей затворов и паразитных емкостей с подключенным к ним стоком и-МОП-транзистора, в который ударила частица, напряжение на нем будет уменьшаться и вместе с ним будет уменьшаться область пространственного заряда, в которой носители движутся под действием дрейфа. Поскольку только перезарядка этих емкостей оказывает влияние на движение носителей в моделируемой структуре, для упрощения работы и сокращения времени моделирования можно заменить схему ячейки памяти в ТСАО на конденсатор, подключенный к стоку и заряженный до уровня напряжения питания. Значение емкости конденсатора в идеальном случае должно быть равно сумме емкостей затворов и паразитных емкостей соединений, подключенных к стоку моделируемого транзистора. Если точно определить значения этих величин не представляется возможным, использование завышенных значений емкости является более предпочтительным, так как это не завышает стойкости ячейки.
Общим для всех симуляторов является то, что численное решение системы уравнений находится для ограниченного числа точек, между которыми изменение рассчитываемых значений считается линейным. Аналогично происходит определение тока при использовании кусочно-линейного источника. Если экстрагировать из результатов TCAD-моделирования массив значений тока и времени, а затем перенести его в модель кусочно-линейного источника тока в SPICE-модели, дополнительная погрешность в результате такого переноса не возникнет.
Моделирование ячейки памяти при ударе частицы и оценка критического заряда для 6Т-ячейки памяти. Схема 6Т-ячейки памяти с обозначением основных узлов и дополнительных кусочно-линейных источников тока, имитирующих импульсы тока в и-МОП-транзисторах, приведена на рис. 5.
Область, в которой образуются ЭДП, индуцированные ударом частицы, захватывает оба и-МОП-транзистора (MOSFET1 и MOSFET2). При этом сток MOSFET1 имеет высокий потенциал и притягивает электроны, а сток второго имеет низкий потенциал и притягивает дырки. MOSFET2 находится в открытом состоянии, его исток также имеет низкий потенциал, а между стоком и истоком находится проводящий канал, поэтому,
Рис. 5. Схема 6Т-ячейки памяти с кусочно-линейными источниками тока (а) и импульс тока после удара частицы с LET 4,365 МэВ-см2/мг в двух n-МОП-транзисторах (б) (на сток n-MOSFET1 подано
положительное напряжение питания, на стоке n-MOSFET2 - ноль) Fig. 5. Circuit of a 6T memory cell with piecewise linear current sources (a) and a current pulse after a particle impact with LET 4.365 MeV-cm2/mg in two n-MOSFETs (b) (a positive supply voltage is applied to the n-MOSFETl drain, zero is applied to the n-MOSFET2 drain)
как правило, этот транзистор игнорируется при расчете SEU. Однако, поскольку речь идет о временах порядка единиц пикосекунд, можно ожидать возникновения небольшого импульса тока в этом транзисторе. Этот импульс может влиять на переключение схемы. Оба импульса приведены на рис. 5, из которого видно, что в транзисторах MOSFET1 и MOSFET2 пики всплесков достигаются одновременно. Отрицательные значения тока MOSFET2 отражают другое направление протекания тока. В пике ток транзистора MOSFET2 составляет около 15 % от тока транзистора MOSFET1. При учете тока только в MOSFET1 напряжение на узле bl_int уменьшается на 0,505 В. При учете обоих токов спад напряжения составляет 0,533 В. Видно, что всплеск тока в MOSFET2 незначительно влияет на переключение схемы.
Результаты SPICE-моделирования воздействия удара частицы с разными значениями LET на ячейку памяти в режиме хранения информации приведены на рис. 6. Из рисунка следует, что сбой (SEU) происходит при наименьшем значении
о
LET = 3,1525 МэВсм /мг. Собранный заряд при этом составляет 2,9-10-15 Кл ~ 2,9 фКл. В литературе можно найти данные о том, что для 32-нм технологии критический заряд в 6T-ячейке составляет порядка 2 фКл [16]. Полученное превышенное значение критического заряда по сравнению с литературными данными, скорее всего, обусловлено увеличенными размерами n-канальных МОП-транзисторов: длина канала составляет 40 нм, ширина - порядка 600 нм.
Рис. 6. Результат SPICE-моделирования напряжений в узлах bl_int, blb_int с учетом переноса из TCAD импульсов тока от ударов частиц
с различными LET Fig. 6. The result of SPICE simulation of voltages in nodes bl_int, blb_int, taking into account the transfer from TCAD of current pulses from particle impacts with different LET
Транзисторы с такими размерами имеют более высокую входную емкость, что положительно сказывается на стойкости к удару частицы.
Таким образом, полученные результаты TACD- и SPICE-моделирования стойкости ячейки памяти сопоставимы с литературными и экспериментальными данными других авторов.
Заключение. В ходе выполнения работы получены следующие основные результаты. Подобранные параметры физической структуры n-МОП-транзисторов позволяют моделировать характеристики транзисторов, созданных по 28-нм технологическому процессу. Разработанная 3D-TCAD-модель двух спаренных n-МОП-транзисторов учитывает воздействие удара частицы на соседние транзисторы. Отработанная методика моделирования дает возможность на основе уравнений физики полупроводников рассчитать в TCAD-системе импульс тока, вызванный воздействием тяжелой заряженной частицы, а затем без дополнительной погрешности передать данные в SPICE-систему, где воздействие импульса тока на рассматриваемую схему оценивается с применением SPICE-моделей компонентов схемы и паразитных параметров МОП-структур. Результаты моделирования воздействия удара частицы в закрытый n-МОП-транзистор и на близкорасположенный открытый n-МОП-транзистор в ячейке памяти показывают, что импульс тока в соседнем транзисторе способен дополнительно до 5 % уменьшить напряжение в уязвимом узле bl_int. При использовании транзисторов меньших размеров или в случаях, когда частица бьет под углом, это значение может вырасти.
Полученные результаты оценки критического значения LET частицы и критического заряда для ячейки памяти SRAM с длиной каналов МОП-транзисторов 40 нм коррелируют с результатами из литературных источников с учетом увеличенных размеров n-МОП-транзисторов ячейки.
Литература
1. Chechenin N. G., Kadmenskii A. G., Motawekh H., Panasyuk M. I. Impact of high-energy cosmic-ray protons and ions on the elements of spacecraft on-board devices // J. Surf. Investig. 2012. Vol. 6. Iss. 2. P. 303-313. https://doi.org/10.1134/S1027451012040076
2. SEU study of 4T, 6T, 7T, 8T, 10T MOSFET based SRAM using TCAD simulation / Y. V. Bhuvaneshwari, N. P. Sai, N. V. Kumar et al. // International Conference on Information Communication and Embedded Systems (ICICES 2014). Chennai: IEEE, 2014. P. 1-7. https://doi.org/10.1109/ ICICES.2014.7034119
3. Katunin Yu. V., Stenin V. Ya. Evaluation based on TCAD simulation of failure tolerance of the elements on the cells STG DICE for 65-nm CMOS blocks of associative memory // Selected Articles of MES Conference. Iss. 4. Moscow: IPPM RAS, 2019. P. 22-27. https://doi.org/10.31114/2078-7707-2019-4-22-27
4. Wang T., Xiao L., Huang Q. Simulation study of single event effect for different N-well and Deep-N-well doping in 65nm triple-well CMOS devices // 2012 International Conference on Optoelectronics and Microelectronics. Changchun: IEEE, 2012. P. 505-509. https://doi.org/10.1109/ICoOM.2012.6316326
5. Fang Y.-P., Oates A. S. Neutron-induced charge collection simulation of bulk FinFET SRAMs compared with conventional planar SRAMs // IEEE Transactions on Device and Materials Reliability. 2011. Vol. 11. No. 4. P. 551-554. https://doi.org/10.1109/TDMR.2011.2168959
6. 28nm metal-gate high-K CMOS SoC technology for high-performance mobile applications / S. H. Yang, J. Y. Sheu, M. K. Ieong et al. // 2011 IEEE Custom Integrated Circuits Conference (CICC). San Jose, CA: IEEE, 2011. P. 1-5. https://doi.org/10.1109/CICC.2011.6055355
7. Попов Д. А. TCAD-моделирование сбоеустойчивости SELBOX и DSOI КМОП КНИ ячеек памяти // Междунар. форум «Микроэлектроника-2020». Школа молодых ученых «Микроэлектроника-2020»: XIII Междунар. конф. «Кремний-2020»; XII Школа молодых ученых и специалистов по актуальным проблемам физики, материаловедения, технологии и диагностики кремния, нанометровых структур и приборов на его основе (г. Ялта, 21-25 сент. 2020): сб. тезисов. М.: МАКС Пресс, 2020. С. 227-229.
8. TCAD-моделирование нанометровых структур FinFET на объемном кремнии с учетом воздействия радиации / К. О. Петросянц, Д. С. Силкин, Д. А. Попов и др. // Изв. вузов. Электроника. 2021. Т. 26. № 5. С. 374-386. https://doi.org/10.24151/1561-5405-2021-26-5-374-386. - EDN: WBYIRG.
9. Petrosyants K. O., Silkin D. S., Popov D. A. Comparative characterization of NWFET and FinFET transistor structures using TCAD modeling // Micromachines. 2022. Vol. 13. Iss. 8. Art. No. 1293. https://doi.org/ 10.3390/mi13081293
10. Kim J., Lee J.-S., Han J.-W., Meyyappan M. Single-event transient in FinFETs and nanosheet FETs // IEEE Electron Device Letters. 2018. Vol. 39. No. 12. P. 1840-1843. https://doi.org/10.1109/LED.2018.2877882
11. Стенин В. Я., Степанов П. В. Базовые элементы памяти на основе ячеек DICE для сбоеустой-чивых КМОП 28 нм ОЗУ // Микроэлектроника. 2015. Т. 44. № 6. С. 416-427. https://doi.org/10.7868/ S0544126915060071. - EDN: UJHRGF.
12. Impact of the radial ionization profile on SEE prediction for SOI transistors and SRAMs beyond the 32-nm technological node / M. Raine, G. Hubert, M. Gaillardin et al. // IEEE Transactions on Nuclear Science. 2011. Vol. 58. No. 3. P. 840-847. https://doi.org/10.1109/TNS.2011.2109966
13. A 90-nm CMOS device technology with high-speed, general-purpose, and low-leakage transistors for system on chip applications / C. C. Wu, Y. K. Leung, C. S. Chang et al. // Digest. International Electron Devices Meeting. San Francisco, CA: IEEE, 2002. P. 65-68. https://doi.org/10.1109/IEDM.2002.1175780
14. Autran J.-L., Munteanu D. Soft errors: From particles to circuits. Boca Raton, FL: CRC Press, 2015. 439 p.
15. Petrosyants K. O., Silkin D. S., Popov D. A., Ismail-ZadeM. R. Analysis of SEU effects in MOSFET and FinFET based 6T SRAM cells // 2022 Moscow Workshop on Electronic and Networking Technologies (MWENT). Moscow: IEEE, 2022. P. 1-4. https://doi.org/10.1109/MWENT55238.2022.9802398
16. Rajendran A., Shiyanovskii Y., Wolff F., Papachristou C. Noise margin, critical charge and power-delay tradeoffs for SRAM design // 2011 IEEE 17th International On-Line Testing Symposium. Athens: IEEE, 2011. P. 145-150. https://doi.org/10.1109/I0LTS.2011.5993828
Статья поступила в редакцию 21.07.2023 г.; одобрена после рецензирования 27.07.2023 г.;
принята к публикации 24.10.2023 г.
Информация об авторах
Петросянц Константин Орестович - доктор технических наук, профессор, ординарный профессор-исследователь департамента электронной инженерии Национального исследовательского университета «Высшая школа экономики» (Россия, 123592, г. Москва, Таллинская ул., 34), главный научный сотрудник Института проблем проектирования в микроэлектронике Российской академии наук (Россия, 124365, г. Москва, г. Зеленоград, ул. Советская, 3), [email protected]
Силкин Денис Сергеевич - кандидат технических наук, доцент департамента электронной инженерии Национального исследовательского университета «Высшая школа экономики» (Россия, 123592, г. Москва, Таллинская ул., 34), [email protected]
Попов Дмитрий Александрович - кандидат технических наук, доцент департамента компьютерной инженерии Национального исследовательского университета «Высшая школа экономики» (Россия, 123592, г. Москва, Таллинская ул., 34), [email protected]
Исмаил-Заде Мамед Рашидович - кандидат технических наук, старший преподаватель департамента электронной инженерии Национального исследовательского университета «Высшая школа экономики» (Россия, 123592, г. Москва, Таллинская ул., 34), [email protected]
Харитонов Игорь Анатольевич - кандидат технических наук, профессор департамента электронной инженерии Национального исследовательского университета «Высшая школа экономики» (Россия, 123592, г. Москва, Таллинская ул., 34), ikharitonov@hse .ru
Переверзев Леонид Евгеньевич - технический директор ООО «Альфачип» (Россия, 124498, г. Москва, г. Зеленоград, пл. Шокина, 1, стр.8), [email protected]
Морозов Андрей Александрович - начальник отдела полупроводниковых запоминающих устройств ООО «Альфачип» (Россия, 124498, г. Москва, г. Зеленоград, пл. Шокина, 1, стр.8), [email protected]
Тургенев Павел Владимирович - старший инженер отдела полупроводниковых запоминающих устройств ООО «Альфачип» (Россия, 124498, г. Москва, г. Зеленоград, пл. Шокина, 1, стр.8), [email protected]
References
1. Chechenin N. G., Kadmenskii A. G., Motawekh H., Panasyuk M. I. Impact of high-energy cosmic-ray protons and ions on the elements of spacecraft on-board devices. J. Surf. Investig., 2012, vol. 6, iss. 2, pp. 303-313. https://doi.org/10.1134/S1027451012040076
2. Bhuvaneshwari Y. V., Sai N. P., Kumar N. V., Thiruvenkatesan C., Srinivasan R. SEU study of 4T, 6T, 7T, 8T, 10T MOSFET based SRAM using TCAD simulation. International Conference on Information Communication and Embedded Systems (ICICES 2014). Chennai, IEEE, 2014, pp. 1-7. https://doi.org/10.1109/ ICICES.2014.7034119
3. Katunin Yu. V., Stenin V. Ya. Evaluation based on TCAD simulation of failure tolerance of the elements on the cells STG DICE for 65-nm CMOS blocks of associative memory. Selected Articles of MES Conference, iss. 4. Moscow, IPPM RAS, 2019, pp. 22-27. https://doi.org/10.31114/2078-7707-2019-4-22-27
4. Wang T., Xiao L., Huang Q. Simulation study of single event effect for different N-well and Deep-N-well doping in 65nm triple-well CMOS devices. 2012 International Conference on Optoelectronics and Microelectronics. Changchun, IEEE, 2012, pp. 505-509. https://doi.org/10.1109/ICo0M.2012.6316326
5. Fang Y.-P., Oates A. S. Neutron-induced charge collection simulation of bulk FinFET SRAMs compared with conventional planar SRAMs. IEEE Transactions on Device and Materials Reliability, 2011, vol. 11, no. 4, pp. 551-554. https://doi.org/10.1109/TDMR.2011.2168959
6. Yang S. H., Sheu J. Y., Ieong M. K., Chiang M. H., Yamamoto T., Liaw J. J., Chang S. S., Lin Y. M. et al. 28nm metal-gate high-K CMOS SoC technology for high-performance mobile applications. 2011 IEEE Custom Integrated Circuits Conference (CICC). San Jose, CA, IEEE, 2011, pp. 1-5. https://doi.org/10.1109/ CICC.2011.6055355
7. Popov D. A. TCAD simulation of SELBOX and DSOI CMOS SRAM failure. Mezhdunarodnyy forum "Mikroelektronika-2020". Shkola molodykh uchenykh "Mikroelektronika-2020" = International forum "Micro-electronics-2020". Young scientists scholarship "Microelectronics-2020": XIII Mezhdunar. konf. "Kremniy-2020"; XII Shkola molodykh uchenykh i spetsialistov po aktual'nym problemam fiziki, materialovedeniya, tekhnologii i diagnostiki kremniya, nanometrovykh struktur i priborov na ego osnove (g. Yalta, 21-25 sent. 2020). Moscow, MAKS Press Publ., 2020, pp. 227-229. (In Russian).
8. Petrosyants K. O., Silkin D. S., Popov D. A., Bo Li, Xu Zhang. TCAD modeling of nanoscale bulk FinFET structures with account of radiation exposure. Izv. vuzov. Elektronika = Proc. Univ. Electronics, 2021, vol. 26, no. 5, pp. 374-386. (In Russian). https://doi.org/10.24151/1561-5405-2021-26-5-374-386. -EDN: WBYIRG.
9. Petrosyants K. O., Silkin D. S., Popov D. A. Comparative characterization of NWFET and FinFET transistor structures using TCAD modeling. Micromachines, 2022, vol. 13, iss. 8, art. no. 1293. https://doi.org/ 10.3390/mi13081293
10. Kim J., Lee J.-S., Han J.-W., Meyyappan M. Single-event transient in FinFETs and nanosheet FETs. IEEE Electron Device Letters, 2018, vol. 39, no. 12, pp. 1840-1843. https://doi.org/10.1109/LED.2018.2877882
11. Stenin V. Ya., Stepanov P. V. Basic memory elements using DICE cells for fault-tolerant 28 nm CMOS RAM. Russ. Microelectron., 2015, vol. 44, iss. 6, pp. 368-379. https://doi.org/10.1134/S1063739715060074
12. Raine M., Hubert G., Gaillardin M., Artola L., Paillet Ph., Girard S., Sauvestre J.-E., Bournel A. Impact of the radial ionization profile on SEE prediction for SOI transistors and SRAMs beyond the 32-nm technological node. IEEE Transactions on Nuclear Science, 2011, vol. 58, no. 3, pp. 840-847. https://doi.org/10.1109/ TNS.2011.2109966
13. Wu C. C., Leung Y. K., Chang C. S., Tsai M. H., Huang H. T., Lin D. W., Sheu Y. M., Hsieh C. H. et al. A 90-nm CMOS device technology with high-speed, general-purpose, and low-leakage transistors for sys-
tem on chip applications. Digest. International Electron Devices Meeting. San Francisco, CA, IEEE, 2002, pp. 65-68. https://doi.org/10.1109/IEDM.2002.1175780
14. Autran J.-L., Munteanu D. Soft errors: From particles to circuits. Boca Raton, FL, CRC Press, 2015. 439 p.
15. Petrosyants K. O., Silkin D. S., Popov D. A., Ismail-Zade M. R. Analysis of SEU effects in MOSFET and FinFET based 6T SRAM cells. 2022 Moscow Workshop on Electronic and Networking Technologies (MWENT). Moscow, IEEE, 2022, pp. 1-4. https://doi.org/10.1109/MWENT55238.2022.9802398
16. Rajendran A., Shiyanovskii Y., Wolff F., Papachristou C. Noise margin, critical charge and power-delay tradeoffs for SRAM design. 2011 IEEE 17th International On-Line Testing Symposium. Athens, IEEE, 2011, pp. 145-150. https://doi.org/10.1109/I0LTS.2011.5993828
The article was submitted 21.07.2023; approved after reviewing 27.07.2023;
accepted for publication 24.10.2023.
Information about the authors
Konstantin O. Petrosyants - Dr. Sci. (Eng.), Prof., Ordinary Research Prof. of the Electronic Engineering Department, National Research University "Higher School of Economics" (Russia, 123592, Moscow, Tallinskaya st., 34), Chief Researcher, Institute of Design Problems in Microelectronics of the Russian Academy of Sciences (Russia, 124365, Moscow, Sovetskaya st., 3), [email protected]
Denis S. Silkin - Cand. Sci. (Eng.), Assoc. Prof. of the Electronic Engineering Department, National Research University "Higher School of Economics" (Russia, 123592, Moscow, Tallinskaya st., 34), [email protected]
Dmitriy A. Popov - Cand. Sci. (Eng.), Assoc. Prof. of the Computer Engineering Department, National Research University "Higher School of Economics" (Russia, 123592, Moscow, Tallinskaya st., 34), [email protected]
Mamed R. Ismail-Zade - Cand. Sci. (Eng.), Senior Lecturer of the Electronic Engineering Department, National Research University "Higher School of Economics" (Russia, 123592, Moscow, Tallinskaya st., 34), [email protected]
Igor A. Kharitonov - Cand. Sci. (Eng.), Prof. of the Electronic Engineering Department, National Research University "Higher School of Economics" (Russia, 123592, Moscow, Tallinskaya st., 34), [email protected]
Leonid E. Pereverzev - Technical Director, "AlphaCHIP" LLC (Russia, 124498, Moscow, Shokin sq., 1, bld. 8), [email protected]
Andrey A. Morozov - Head of the Semiconductor Storage Devices Department, "AlphaCHIP" LLC (Russia, 124498, Moscow, Shokin sq., 1, bld. 8), [email protected]
Pavel V. Turgenev - Senior Engineer of the Semiconductor Storage Devices Department, "AlphaCHIP" LLC (Russia, 124498, Moscow, Shokin sq., 1, bld. 8), [email protected]
