Научная статья на тему 'Optimization of the acyclic adders of binary codes'

Optimization of the acyclic adders of binary codes Текст научной статьи по специальности «Компьютерные и информационные науки»

CC BY
181
16
Читать
i Надоели баннеры? Вы всегда можете отключить рекламу.
Ключевые слова
АЦИКЛіЧНА МОДЕЛЬ / ПРЕФіКСНА МОДЕЛЬ / НАПРАВЛЕНИЙ АЦИКЛіЧНИЙ ГРАФ / LING ADDER / KOGGE-STONE ADDER / BRENT-KUNG ADDER / ACYCLIC MODEL / PREFIX MODEL / DIRECTED ACYCLIC GRAPH

Аннотация научной статьи по компьютерным и информационным наукам, автор научной работы — Solomko M.

The object of research is a prefix model for calculating adding and transport signals in a parallel adder circuit with a parallel transfer method. One of the most problematic places in the prefix model is the process of generating adding and carry signals, in which the beginning of the prefix calculation is provided from the first bit of the circuit. This leads, in the end, to excessive accumulation and complications of the hardware part of the device. In the course of the research, a mathematical model is used to calculate the adding and carry signals in a parallel adder circuit based on the properties of a directed acyclic graph with two typical operations. The complexity of the logical structure of the adder of binary codes is reduced, the depth of the circuit is reduced and the total length of the connecting wires is reduced. This is due to the fact that the proposed method for calculating adding and transport signals has a number of features of the device circuit synthesis, in particular, the application of a mathematical model based on the properties of an acyclic graph is calculated for: - process of sequential (for lower order devices) and parallel calculation of adding and carry signals, which, in the end, reduces the complexity of the hardware of the device and does not increase the depth of the circuit; - comparison of the number of computational steps of an oriented acyclic graph with the number of transfers of one to the high-order bit in the adder circuit, which allows to determine the optimal number of computational steps for the structure of the device. Due to this, it is possible to obtain optimal values for the complexity of the structure and the depth of the adder circuit. The connection between the number of computational steps of an oriented acyclic graph and the number of transfers in the parallel adder circuit with a parallel transport method indicates the expediency of comparing the structure of the adder with the corresponding oriented acyclic graph. In comparison with similar known structures of 8-bit prefix adders, this provides an increase in the quality index of 8-bit acyclic adders, for example, by power consumption, the chip area, depending on the chosen structure, by 10-40 %.

i Надоели баннеры? Вы всегда можете отключить рекламу.

Похожие темы научных работ по компьютерным и информационным наукам , автор научной работы — Solomko M.

iНе можете найти то, что вам нужно? Попробуйте сервис подбора литературы.
Предварительный просмотр
i Надоели баннеры? Вы всегда можете отключить рекламу.

Текст научной работы на тему «Optimization of the acyclic adders of binary codes»

DOI: 10.15587/2312-8372.2018.133694

ОПТИМ1ЗАЦ1Я АЦИКЛ1ЧНИХ СУМАТОР1В Б1НАРНИХ КОД1В Соломко М. Т.

Об'ектом дослгдження е префжсна модель обчислення сигналгв суми i перенесения у cxeMi паралелъного суматора з паралелъним способом перенесення. Одним з найбЫъш проблемних мiсцъ префжсног моделi е процес вироблення сигналiв суми i перенесення, у якому початок обчислення префжса передбачено з першого розряду схеми. Це приводить, у т'дсумку, до надлишкового нагромадження i ускладнення апаратног частини пристрою.

У xодi до^дження використовуваласъ математична модель обчислення сигналiв суми i перенесення у сxемi паралелъного суматора, що грунтуетъся на властивостях направленого аци^чного графа з двома типовими операщями.

Отримано зменшення складностi логiчноl структури суматора бтарних кодiв, зменшення глибини схеми та зменшення загалъног протяжностi з'еднувалъних проводiв. Це пов'язано з тим, що запропонований метод обчислення сигналiв суми i перенесення мае ряд особливостей синтезу схеми пристрою, зокрема застосування математичног моделi, що грунтуетъся на властивостях аци^чного графа, розраховано на:

- процес по^довного (для молодших розрядiв схеми пристрою) i паралелъного обчислення сигналiв суми i перенесення, що, у тдсумку, дае зменшення складностi апаратног частини пристрою та не збшъшуе глибину схеми;

- ствставлення числа обчислювалъних кроюв орiентованого аци^чного графа з числом перенесенъ одиниц до старшого розряду у сxемi суматора, що дозволяе встановлювати оптималъне число обчислювалъних кроюв для структури пристрою.

Завдяки цъому забезпечуетъся можливiстъ отримання оптималъних значенъ показниюв складностi структури та глибини схеми суматора. Зв 'язок мiж числом обчислювалъних кроюв орiентованого аци^чного графа i числом перенесенъ у сxемi паралелъного суматора з паралелъним способом перенесення вказуе на доцтъмстъ ствставлення структури суматора з вiдповiдним орiентованим аци^чним графом.

У порiвняннi з аналогiчними вiдомими структурами 8-bit префЫсних суматорiв це забезпечуе збтъшення показника якостi 8-bit аци^чних суматорiв, наприклад, за енергоспоживанням, площею чта, у залежностi вiд обраноь структури, на 10-40 %.

Ключовi слова: аци^чна моделъ, префжсна моделъ, направлений аци^чний граф, Ling Adder, Kogge-Stone Adder, Brent-Kung Adder.

1. Вступ

Суматор бшарних кодiв присутнш у бшьшосл цифрових електронних схем, включаючи цифровi сигнальш процесори (DSP) i е одним i3 3aco6iB

мшропроцесорно!' обробки даних. Продуктившсть операцii додавання у позицiйнiй системi числення залежить вiд способу перенесення одиницi до старшого розряду. Варiантом такого перенесення е, зокрема, технологiя префiксного пiдсумовування чисел [1-4].

У данiй робот представлено застосування ациклiчноi моделi обчислення сигнаив суми i перенесення [5] для синтезу паралельних 8-Ьй суматорiв бiнарних кодiв. Це дае новий апарат синтезу паралельних багаторозрядних суматорiв з паралельним способом перенесення для застосування iх у цифрових технолопях.

Методи арифметичних операцiй реалiзуються вентильними схемами з функщональних елементiв у базисах, що складаються з функцш алгебри логiки. Вiд структури суматора залежить швидкодiя цифрового пристрою його надшшсть та енергозбереження. У зв'язку з цим мiнiмiзацiя складностi та глибини лопчних схем е одшею з центральних i практично важливих проблем у цiй теорii, яка постае шд час проектування цифрових пристроiв.

Процесорна еволюцiя е результатом невпинноi оптимiзацii, тому актуальними залишаються дослiдження направленi, зокрема, на вдосконалення таких чинникiв - технологii виготовлення, структурно!' реаизацп, величини енергоспоживання, вартост цифрових пристро1в.

2. Об'ект досл1дження та його технолог1чний аудит

Об'ектом виршення задачi синтезу схеми суматора бшарних кодiв е ациклiчна модель одноетапного обчислення сигнаив суми i перенесення, що грунтуеться на властивостях направленого ациклiчного графа з двома типовими операщями (рис. 1, 2).

0 12 3 4

Рис. 1. Орiентований ацикичний граф - модель о6числюввльно1' схеми паралельного 4-розрядного ациклiчного суматора з паралельним способом перенесення

0 12 3 4

Рис. 2. Орiентований ацикичний граф - модель обчислювально! схеми паралельного 4-розрядного ациклiчного суматора з лопчними елементами OR в останньому розряд1

Ациклiчна модель розрахована на лопчну структуру суматора з послщовно-паралельним способом обчислення префiкса, що, у шдсумку, приводить до зменшення складност апаратно! частини пристрою. Математичний апарат направленого ацикичного графа дозволяе однозначно отримувати значення сигнашв суми i перенесення за один етап обчислення, тому останнш спроможний з ефектом замшити трьох етапну префiксну модель обчислення сигнашв суми i перенесення (рис. 3). Це розширюе апарат синтезу арифметичних пристро!в для застосування !х у цифрових технологiях.

Рис. 3. Модель паралельного префксного суматора: 1 - оргашзацшна логiка; 2 - групова лопка; 3 - лопка суми бiнарного коду

Ацикична модель суматора представляеться двома типовими операциями -AND i XOR, допускае способи застосування функцii умови перенесення одинищ до старшого розряду (1), що у пiдсумку приводить до оптимальноi складностi схеми арифметичного пристрою.

pi = ai v b або pi = ai + b. (1)

Ацикична модель арифметичного пристрою спроможна тдтримувати агрегованi структури обчислення сигналiв суми i перенесення, шляхом об'еднання з вщповщним апаратом iнших методiв обчислення, зокрема з лопкою перенесення Лшга.

Вiдносний недолiк ациклiчноi моделi обчислення сигнаив суми i перенесення на даний час пов'язаний з малим об'емом теоретичних розробок за цим напрямком, тому перспектива методу грунтуеться на практичних шансах синтезу оптимальноi структури арифметичного пристрою.

3. Мета та задачi дослщження

Метою роботи е синтез 8-bit оптимальних паралельних ациклiчних суматорiв бiнарних кодiв.

Для досягнення поставленоi мети необхiдно виршити таю задачi:

1. Встановити адекватнють математично!' моделi на ochobï opieHTOBaHoro aциклiчнoгo графа з двома типовими операщями.

2. Ощнити динaмiку збiльшення глибини схеми паралельного aциклiчнoгo суматора 3i збiльшенням розрядност схеми.

3. Провести пopiвнянний анаиз склaднoстi структури та швидкoдiï сумaтopiв, отриманих за допомогою aциклiчнoï та пpефiкснoï моделей обчислення сигнaлiв суми i перенесення.

4. Дослщження кнуючих р1шень проблеми

Каскадну схему, як мехашзм обчислення у склaдi пpефiкснoï мoделi суматора, що використовуе лопчну структуру трьох етапного обчислення сигнаив суми i перенесення (рис. 3), представлено у [6]. Зазначимо, що ацикична модель обчислення сигнаив суми i перенесення (рис. 1, 2) розрахована на лопчну структуру суматора з послщовно-паралельним способом обчислення префшса та використовуе структуру одноетапного обчислення. Таким чином, префжсна i ацикична мoделi е piзними об'ектами -мають piзнi початки (принципи) обчислення, а вщ так вoлoдiють piзними можливостями стосовно швидкoдiï обчислення, плошд чiпa та енергозбереження.

З метою тдвищення пpoдуктивнoстi обчислення у [7] дослщжуються пpефiкснi структури Kogge-Stone та Ladner-Fischer. Представлено пopiвняння з iншими схемами обчислень, зокрема з RCA, Carry Skip Adder (CSA). У проект використовуеться шструмент Xilinx-ISE.

Мoдифiкoвaний Parallel Prefix Han-Carlson Adder представлено у [8], який використовуе piзнi етапи синтезу структури префшса Brent-Kung i Kogge-Stone, що дае можливють зменшити склaднiсть дизайну суматора.

Способи зменшення затримки обчислення сигнаив суми i перенесення у схемi суматора за допомогою структури паралельного префкса розглянуто у робот [9], oскiльки така структура попередньо обчислюе перенесення. Розглянуто структури префкса Kogge-Stone та Brent-Kung. Процес моделювання та синтезу виконаний за допомогою мoделi sim6.4b, Xilinx ISE9.2i.

Гiбpидну пpефiксну apхiтектуpу для синтезу 8-, 16- та 32-bit паралельних сумaтopiв представлено у робот [10]. Пpoведенi пopiвняння затримки, енергозбереження, числа обчислювальних вузлiв з класичними пpефiксними структурами. Результати пopiвняння демонструють меншу затримку та енергоспоживання у запропонованих обчислювальних структурах. Для моделювання суматора за технолопею 180 нм i 130 нм використано шструмент Tanner EDA.

Пбридну префжсну архитектуру Han Carlson Adder для зменшення енергоспоживання i затримки у паралельному префжсному сумaтopi (PPA) розглянуто в [11]. Проведено пopiвняння з шшими пpефiксними структурами.

У poбoтi [12] представлено розробку та пopiвняння високошвидюсних додаткових елементiв пpефiксу, таких як Kogge-Stone, Brent-Kung, Sklansky та Ling. Виявлено, що структура Kogge-Stone-Ling е бшьш ефективною, пopiвнянo

з шшими префшсними структурами. Проектування використовуе лопку КМОП. Дизайн i моделювання виконано за допомогою 65-нм технологи.

У робот [13] зазначено, що кожен тип паралельного префiксного суматора мае своi переваги i недолши та обираеться вiдповiдно до вимог заявленого дизайну. У цш робот до^джуються, головним чином, два типи структур, що мютять комбiнованi дерева i суматор Kogge-Stone та порiвнюють !'х. Проекти реалiзованi на Xilinx Virtex 5 FPGA. З'ясовано, що комбшоваш дерева займають меншу площу у порiвняннi зi структурою Kogge-Stone.

Спошб мiнiмiзацii енергоспоживання шляхом досягнення оптимально1 структури паралельного Kogge-Stone та Ladner-Fischer суматора на 32-, 64-, 128- i 256-bit для 45-нм КМОП-технологii дослiджено у роботi [14]. Результати дослщження демонструють зменшення енергоспоживання на 22-50 % для оптимально!' структури суматора з незмшною продуктивною обчислення.

У робот [15] зазначено, що префшсш структури е ефективними для реаизаци ASIC, але цих переваг недостатньо для розробки FPGA. Представлен рiзнi типи паралельних префжшв для порiвняння та вибору. Для розробки додатюв застосовано Verilog HDL, програмний засiб Xilinx ISE13.2 та компшятор Cadence RTL. Серед ушх додаткiв Kogge-Stone суматор забезпечуе кращу продуктивнiсть у реалiзацii ASIC, але це не тдходить для розробки FPGA. Для того, щоб зробити його придатним для FPGA реаизаци Kogge-Stone суматор модифжуеться за допомогою швидко!' логiки, що забезпечуе оптимальну продуктивнiсть.

Патент [16] представляе трамщальну структуру комбiнацiйного суматора з вертикальними i горизонтальними iнформацiйними зв'язками мiж однорозрядними двiйковими напiвсуматорами. Технiчним результатом патенту е розширення функцiональних можливостей пристрою, зменшення апаратно! складностi за рахунок введення швидкодшчих однорозрядних напiвсуматорiв, якi мiстять три логiчнi елементи, та тдвищення швидкодii пристрою.

На вщмшу вiд розглянутих публiкацiй у данш роботi об'ектом для синтезу структури суматорiв бiнарних кодiв е ацикична модель, опис яко!' наведено у роздш 2.

5. Методи дослщження

5.1. Префiксна модель суматора бшарних кодiв

Префiксною сумою або просто префшсом послiдовностi чисел x0, x1, x2, ..., xn е шша послiдовнiсть чисел y0, y1, y2, ..., yn, яка обчислюеться з вихiдноi за таким принципом:

Уo=xo,

У1=х0+хь

У2=х0+х 1 +х2,

yn_x0+.+xn-1+x

У каскадному cyMaropi 6iT перенесення c. обчислюеться у момент часу i. Значення ai i bi вщом1 з самого початку. У деяких випадках вони визначають 6iT перенесення ci:

якщо ai=bi=0, то ci=0 (перенесення «поглинаеться» (kill)),

якщо ai=bi=1, то ci=1 (перенос «породжуеться» (generate)).

Однак, якщо один з бтв ai або bt дopiвнюе 1, а iнший 0, то ci-1 мае суттевий змют для перенесення, тобто:

якщо ai Ф-bi, то ci=ci-1 (перенесення розповсюджуеться (propagate)).

Кожному розряду, отже, вщповщае один з трьох типiв перенесення (carry statuses): к (kill), g (generate) або p (propagate). Цей тип вщомий наперед, що дозволяе зменшити час проведення oпеpaцii додавання.

Оскшьки тип перенесення для сусщшх poзpядiв ((/-1)-го та i-го) вщомий, можна визначити тип перенесення для ix об'еднання, вважаючи ci-1 вхщним бiтoм, а ci+1 - вихщним. Таким чином, отримуючи iнфopмaцiю про те, як змшюеться бiт перенесення на кожному крощ, можна розрахувати, що вщбудеться за два кроки, тобто як залежить ci+1 вщ ci-1. Якщо i-й розряд мае тип перенесення p, то тип перенесення для об'еднання ствпадае з типом (i-1)-ro розряду (табл. 1).

Таблиця 1

Таблиця oпеpaцii О

О FA,

к Р g

к к к g

FAi-1 Р к Р g

g к к g

Табл. 1 можна розглядати як визначення операцн (композицн типiв перенесення) на множит {к, р, g}; вона позначаеться символом О i е асоцiативною. Операцiя О визначае тип перенесення для деяко!' дшянки суматора, якщо вiдомi типи перенесень окремих його розрядiв.

Позначимо через х тип перенесення в /-му розрядi так:

х.

к, якщо a=b=0; g, якщо a=b=1; p, якщо at Ф b..

Тoдi зaлежнicть, наприклад, бiтa с7 вщ с4 визначаеться кoмпoзицiею:

х^Ох^Ох-.

Оскшьки перенесення одинищ до нульового розряду вщ молодших розрядiв не здшснюеться, умовно приймаеться x0=k. Тодi перенесення на виход1 /-го розряду визначаеться композищею x00xi...0xi.c,=0, якщо композицiя дорiвнюе k, i с=1, якщо композищя дорiвнюе g. Значення p для композицп неможливе, оскiльки для цього вс члени повиннi бути рiвними p, а це не так для x0.

Бiльш формально це записуеться так. Приймемо y0=k i визначимо y1s y2, yn, у виглядi:

yi = Xi0yi-1=XO0X10_OXi.

Тодi y1s y2, yn е префiксами (prefixes) виразу xO0x1. 0xn.

Таким чином, обчислення суми бтв перенесення одиницi сг- у каскадному суматорi можна звести до обчислення префшшв.

Метод паралельного префiксу виник як найшвидший процес тдсумовування бiтiв перенесення одиницi с в операцiях додавання бiнарних кодiв для високопродуктивних систем обробки даних, оригшальш iдеi якого можна знайти у раншх роботах [1-4]. Подальшi публiкацii [17-20] пiдтвердили зазначену ощнку таких технологiй.

При визначеннi перенесення у паралельному багаторозрядному суматорi принцип отримання префжсно].' суми на послщовност чисел x0, xb x2, ..., xn поширюеться на отримання префiксноi суми на послiдовностi пар функцш перенесення одиницi (g0, p0), (gp p1), ..., (gk p pk l) (табл. 2):

g = ah - функщя генерацii перенесення;

pt = a © h - функцiя розповсюдження перенесення. (2)

Таблиця 2

Обчислення префiксноi суми на послщовност пар функцiй перенесення _°диниШ (g0,p0), (gPp1), ..., (gk-Ppk-1)_

Дано (g0, p0) (gp p 1) (gk-2, pk-2) (gk-i' pkl

Знайти (g[0,0]' p[0,0]) (g[0,1], p[0,1]) (g[0,k-2]' p[0,k-2]) (g[0,k-1> p[0,k-1])

Перенесення одинищ на виход! /-го розряду c1 C2 ck-i ck

Перенесення одинищ на виходi /-го розряду визначаеться композищею:

&0> p0)0(g1, Л)0... °(gk-2, p^gk-l, pk-1).

Оператор, що визначае перенесення О, е асоцiативним, але не комутативним:

[(gp Pl)0(g2, p2)]0(gy Рз)=(я1, p1)0[(g2, p2)0(g3, P3)].

Функцiю розповсюдження перенесення (1) бшьш точно можна назвати функщею умови перенесення одиницi до старшого розряду. Часто функщя розповсюдження перенесення (2) (умова перенесення) визначаеться як функщя (1).

Якщо pt = 1, то розповсюдження одинищ до наступних розрядiв буде можливим, у випадку коли рг = 0 розповсюдження одинищ до наступних розрядiв неможливе (рис. 4).

РО j_ А

В "П

ПП1

&

=0

S

iНе можете найти то, что вам нужно? Попробуйте сервис подбора литературы.

о

&

DD2

Р1

1

Рис. 4. Демонстрация функцii умови перенесення одинищ до старшого розряду

З огляду рис. 4 бачимо, що у випадку коли елемент DD1, який реаизуе функцш умови перенесення р = A v B, на виходi отримае значення логiчноi одинищ (р = 1), стане можливим перенесення одинищ P0 до елемента DD2 (вихщ DD2=вихiд DD1(1)AP0(1)=1). У випадку, коли на виходi елемента DD1 буде лопчний нуль, перенесення одинищ P0 до елемента DD2 буде неможливим (вихщ DD2=вихiд DD1(0)AP0(1)=0).

Умову перенесення одинищ до старшого розряду можна продемонструвати операщею додавання двшкових чисел у стовпчик (табл. 3).

Таблиця 3

_Додавання двшкових чисел у стовпчик_

Можлив1 вар1анти додавання

Одиниця з молодшого розряду (Р0) 1 1 1 1

Число А 0 0 1 1

Число В 0 1 0 1

Сума 1 10 10 11

З варiантiв додавання однорозрядних двшкових чисел бачимо - якщо АУВ=1, одиниця з молодшого розряду Р0 переноситься до старшого (другого) розряду суми (Р1=1). Якщо АУВ=0, сума залишаеться однорозрядною, одиниця з мододшого розряду Р0 до старшого (другого) розряду суми не переноситься (Р1=0). Аналопчна умова перенесення одинищ до старшого розряду збер^аеться i при додаванш багаторозрядних двшкових чисел.

Паралельш префшсш суматори були застосованi в якост найбiльш ефективних схем в операщях додавання бiнарних кодiв цифрових систем. 1х регулярна структура i висока продуктивнiсть зробила !х особливо привабливими для створення НВ1С (надвеликих штегральних схем). Зазначенi суматори забезпечують теоретичну базу, для компромiсiв з точки зору затримки, плошд та потужност, з метою подати широкий спектр послуг у процес проектування.

Паралельний префiксний суматор (РРА) використовуе логiчну структуру, представлену на рис. 3, яка передбачае обчислення у три етапи:

- попередня обробка (стадiя попередньо* обробки або шщамзаци):

8г = аА,

р 1 = а © ь;

- розрахунок префшсу (проведення мережi генерацп сигналiв):

^[Гк ] = ] + Р{1:] ] -1:к ],

- пост-обробка (етап тсля обробки префiкса або тдсумовування):

С = G + P ■ С

^/+1 [/:0] 1 [/:0] ^0'

S = p, © С/.

Префшсш архiтектури для розрахунку сигналу перенесення вщом1, наприклад, такi:

- 1966: Ling adder;

- 1973: Kogge-Stone adder;

- 1980: Ladner-Fisher adder;

- 1982: Brent-Kung adder;

- 1987: Han Carlson adder;

- 1999: S. Knowles. (3)

Серед вщомих префжсних структур до основних вщноситься паралельний префшсний суматор з! структурою перенесення префшса Лшга та Когге-Стоуна, що е прикшцевим випадком великого перелiку шдсумовуючих схем, кожна з яких унiкальна своею властивютю мiнiмальноi логiчноi емностi.

Суматор Лшга (рис. 5) [22-24] мае найменшу затримку пор1вняно з шшими методами перенесення префiкса, однак вимагае вщносно бшьшо!' плошд чiпа та енергоспоживання.

Рис. 5. 8-bit Ling Adder [22-24]

До недолшв префшсно!' моделi обчислення сигнаив суми i перенесення можна вщнести:

- процес паралельного обчислення префжса aрхiтектурaми (3) передбачае початок обчислення з першого розряду схеми, що приводить, у тдсумку, до надлишкового нагромадження i ускладнення апаратно!' частини пристрою;

- принцип трьохетапного вироблення сигналу суми i перенесення (рис. 3), що задае певну cклaднicть такого обчислення, зокрема ускладнюе дидактику методу;

- паралельна структура «один до багатьох» префiкcного суматора у загальному випадку мае менше число зв'язкiв та може займати декшька рaнгiв схеми. Це, принаймш з технолопчно!' сторони не е ефективним показником, порiвняно з ацикичною моделлю обчислення. А вiд так, можливе протирiччя мiж вимогами швидкодп обчислення cигнaлiв суми i перенесення та

енергоспоживанням, а також площею пристрою, зокрема у системi дизайну НВ1С.

5.2. Ацик^чна модель суматора бiнарних кодiв

Принцип обчислення для моделi ацикичного суматора визначаеться ациклiчним графом, коли одночасно додаються сусiднi пари доданюв, а потiм !х суми (табл. 4). Це е алгоритмом здвоювання (або алгоритмом логарифмiчного пiдсумовування), який у тдсумку дае одноетапний спошб вироблення сигналiв суми i перенесення.

3

Алгоритм здвоювання (п=2 =8)

Кроки

Х1 Х2

Х1+Х2

Х3 Х4

Х3+Х4

Х1+Х2+Х3+Х4

Х5 Хб

Х5+Хб

Х7 Х8

Х7+Х8

Х5+Хб+Х7+Х8

Х1+Х2+Х3+Х4+Х5+Хб+Х7+Х8

Таблиця 4

1

2

3

Проведення порозрядного додавання бшарних кодiв можливе за допомогою алгоритму здвоювання, аналопчно процесу багатооперандного тдсумовування. Якщо

п=2к,

де п - число доданюв, то алгоритм здвоення складаеться з к кроюв: на першому кроцi виконуеться п/2 додавань, на другому - п/4, ..., на останньому - одне додавання. Кшьюсть крокiв к визначаеться за формулою:

к = 1св2 п. (4)

Такий варiант багатооперандного додавання реаизуеться за допомогою ацикичного графа або каскадною схемою [21].

Використовуючи процедуру багатооперандного додавання за допомогою каскадно! схеми легко бачити, що для процесу паралельного додавання бшарних кодiв парами даних тут будуть бгги однойменних розрядiв, для кожно! з яких обчислюеться сигнал суми i перенесення. Далi, аналопчно процедур! багатооперандного додавання, вс отриман суми однойменних розрядних пар бшарних кодiв, зi своею специфiкою, також розбиваються на пари i знову виконуеться додавання значень пар i т. д.

У тдсумку значення старшого розряду суми бшарних кодiв можна ствставити зi значенням загально! суми при багатооперандному додаваннi. Крiм суми старшого розряду у процеш паралельного додавання бiнарних кодiв автоматично виникають промiжнi результати у виглядi значень сум попереднiх розрядiв бшарних кодiв.

Обчислювальна схема паралельного додавання 4-розрядних бшарних кодiв може бути визначена орiентованим ациклiчним графом (рис. 1), який являе собою бшарне дерево, де, зокрема, прийнят такi параметри:

к - юльюсть крокiв у часц

ю - загальна кiлькiсть операцш алгоритму;

т - час виконання одного кроку;

Т=т^ - час виконання алгоритму;

Ь - юльюсть титв операцiй та ш

Обчислювальна схема на рис. 1 представляе також модель 4-розрядного ацикшчного паралельного суматора бiнарних кодiв з паралельним способом перенесення.

Модель обчислювально! схеми ацикшчного суматора на рис. 1 використовуе двi логiчнi операцii - i XOR, число обчислювальних крокiв у нiй дорiвнюе розрядност бiнарних кодiв. Наприклад, для паралельного додавання 4-розрядних бшарних кодiв необхщно чотири кроки (рис. 1).

Модель 4-розрядного ацикшчного суматора бiнарних кодiв з логiчними елементами OR в останньому розрядi представлена на рис. 2.

Застосування ацикшчно! моделi розраховано на:

- процес послщовного (для молодших розрядiв схеми пристрою) i паралельного обчислення сигналiв суми i перенесення, що, у пiдсумку, приводить до зменшення складност апаратно! частини пристрою та не збшьшуе глибину схеми;

- встановлення оптимального числа обчислювальних кроюв.

У [21] показано, що число обчислювальних кроюв визначае мтмально достатне число перенесень у схемi ацикшчного суматора.

У випадку, коли синтезований суматор отримав бшьше число перенесень порiвняно з числом обчислювальних кроюв вщповщного орiентованого ацикшчного графа, то такий суматор буде неоптимальним стосовно числа обчислювальних операцш.

Лопчш рiвняння оптимiзованого 4-розрядного суматора з числом перенесення - чотири е, наприклад, таю:

яо = ао © Ъо;

51 = (а © Ъ,) © (а а Ьо);

я2 = (а2 © Ъ2) © ((а1 а Ъ1) V ((а1 V Ъ1) а (ао а Ъо)));

53 = (а3 V Ъ3) V (а2 А Ъ2) V ((а2 V Ъ2) А (а1 А Ъ1)) V

V((а2 V Ъ2) А ((а1 V Ъ1) А (ао А Ъо))).

Вaрiaнт схеми 4-розрядного ациклiчного суматора, яку визначае обчислювальна модель на рис. 2, представлена на рис. 6.

а1 Ь1

а2 Ь2

аЗ

ьз

а4 Ь4

I

Кроки

О

1

Рис. 6. 4-Ы1 ацикичний суматор бiнарних кодiв

iНе можете найти то, что вам нужно? Попробуйте сервис подбора литературы.

Модель обчислювально! схеми паралельного 8-розрядного ациклiчного суматора бшарних кодiв буде подiбна обчислювальним схемам, представлених на рис. I, 2, з тею рiзницею, що тут число обчислювальних крокiв буде дорiвнювати восьми. Першi чотири лопчш рiвняння 8-розрядного ациклiчного суматора можуть бути, наприклад, такi:

50 = а © Ь0;

5 = а0Ъ0 а Ь1 + Ъ0 а Ь + а0 а Ъ + Ъ0 а1Ъ1 + а0 а1Ъ1 + а0Ъ0 а1Ъ1;

Б2 = а0Ъ0 а1 а2 Ъ2 + а0Ъ0Ъ1 а2 Ъ2 + а1Ъ1 а2 Ъ2 + а1 Ъха2 Ъ2 +

+Ъ0 Ъ1а2 Ъ2 + а0 Ъ1а2 Ъ2 + Ъ0 а1а2 Ъ2 + а0 а1а2 Ъ2 + ахЪх а2Ъ2 +

+Ъ0 Ъ а2Ъ2 + а0 Ъ а2Ъ2 + Ъ0 а1 а2Ъ2 + а0 а1 а2Ъ2 + +а0Ъ0 а1а2Ъ2 + а0Ъ0Ъ1а2Ъ2 + а1Ъ1а2Ъ2;

53 = аоЪоа1а2 а3 Ъ3 + аоЪоЪ1а2 а3 Ъ3 + а1Ъ1а2 а3 Ъ3 +

+аоЪоа1Ъ2 а3 Ъ3 + аоЪоЪ1Ъ2 а3 Ъ3 + а1Ъ1Ъ2 а3 Ъ3 + а2Ъ2 а3 Ъ3 +

+а2 Ъ2а3 Ъ3 + а1Ъ1 Ъ2а3 Ъ3 + Ъо Ъ1Ъ2а3 Ъ3 + ао Ъ1Ъ2а3 Ъ3 +

+Ъо а1Ъ2 а3 Ъ3 + ао а1Ъ2а3 Ъ3 + а1Ъ1 а2а3 Ъ3 + Ъо Ъ1 а2а3 Ъ3 +

+ао Ъ1 а2а3 Ъ3 + Ъо а1 а2а3 Ъ3 + ао а1 а2а3 Ъ3 +

+а2 Ъ2 а3Ъ3 + а1 Ъ1Ъ2 а3Ъ3 + Ъо Ъ1 а2 а3Ъ3 + ао Ъ1Ъ2 а3Ъ3 +

+Ъо а1Ъ2 а3Ъ3 + ао а1Ъ2 а3Ъ3 + а1Ъ1 а2 а3Ъ3 + Ъо Ъ1 а2 а3Ъ3 +

+ао Ъ1 а2 а3Ъ3 + Ъо а1 а2 а3Ъ3 + ао а1 а2 а3Ъ3 + аоЪо а1а2 а3Ъ3 + +аоЪоЪ1а2 а3Ъ3 + а1Ъ1а2 а3Ъ3 + аоЪо а1Ъ2 а3Ъ3 + аоЪоЪ1Ъ2 а3Ъ3 + +а1Ъ1Ъ2 а3Ъ3 + а2Ъ2 а3Ъ3.

Схеми 8-Ьй aциклiчних сумaторiв, предстaвленi на рис. 8, 10, 12. З1 збшьшенням розрядностi aциклiчного суматора (16-, 32-, 64-Ьй ...) число обчислювальних кроюв буде визначатись за логaрифмiчним законом (рис. 7).

Розряднють суматора (п)

Рис. 7. Динaмiкa збiльшення глибини схеми ацикичного суматора (РАА)

6. Результати досл1дження

6.1. 8-Ьй ацикл1чний суматор з глибиною схеми 8 елемент1в

Для забезпечення однакових умов порiвняння будемо представляти схеми префшсних (РРА) та aциклiчних (РАА) сумaторiв з логiчними елементами ОЯ в останньому розрядг

На рис. 8 представлений ацикичний 8-Ьй РАА з лопчними елементами ОЯ в останньому розрядi та глибиною схеми 8 типових 2-входових елементiв. Склaднiсть схеми на рис. 8 становить 77 дискретних елементи.

аО ЬО

&

&

&

SO

al bl

a2 b2

a3 ЬЗ

a4 Ь4-

a5 Ь5

аб Ьб:

а7 Ь7

L

О

&

&

&

&

&

&

&

&

-Q-

&

&

1

&

& & & &

&

&

1

г> &

&

&

&

=1

&

si

&

=1

S3

о.

=1

S4

=1

&

S5

Г> & _

S2

&

S6

S7

1

Кроки I

Рис. 8. Ацикичний 8-bit PAA з лопчними елементами OR в останньому розрядi та глибиною схеми 8 типових 2-входових елементiв

Префiксний 8-bit Ling Adder [22-24] з лопчними елементами OR в останньому розрядi представлений на рис. 9. Ланцюг, що визначае глибину схеми суматора на рис. 9 видшений жирною лтею та супроводжуеться нумерацiею лопчних елементiв уздовж зазначеного ланцюга. Таким чином глибина схеми 8-bit Ling Adder [22-24] PPA (рис. 9) складае 8 типових лопчних елементв, складшсть схеми становить 109 елеменпв. У вщповщност зi структурою префжсно!' моделi (рис. 3), третiй етап обчислення сигналу суми в суматорi на рис. 9 реаизуеться мультиплексором у кожному розрядi схеми.

аО ЬО:

al bl:

&

&

a2 b2

&

a3 ЬЗ

&

a4 Ь4

&

a5 Ь5

&

аб Ьб

а7 Ь7

&

б-1

&

&

&

&

&

&

&

iНе можете найти то, что вам нужно? Попробуйте сервис подбора литературы.

&

so

=1

&

&

&

&

&

&

&

=1

=1

&

&

&

=i

=i

&

&

&

=i

Кг 1

&

S1

к 1

&

S2

к 1

&

S3

Кг 1

&

S4

чзЯ

Кг 1

&

S5

7 8

&

Кг 1

&

7 8

1 S7

S6

Рис. 9. Префпссний 8-bit Ling Adder РРА [22-24] з лопчними елементами OR в

останньому розряд1

Обчислювальний процес суматора 8-bit Ling Adder PPA (рис. 9) використовуе таю лопчш операцп: XOR - 13, AND - 27, OR - 24, Inventor - 6. Суматор 8-bit PAA (рис. 8) використовуе: XOR - 9, AND - 19, OR - 19, Inventor - 3. Враховуючи те, що лопка елемента XOR використовуе чотири лопчних елементи, включаючи Inventor можна ощнити показник якост S (наприклад, стосовно енергозбереження) роботи суматора 8-bit PAA (рис. 8):

T 109

S = =-= 1,4156 = 41,56 %,

T2 77

де Ti, T2 - число дискретних логiчних елеменлв 8-bit Ling Adder PPA та 8-bit PAA вщповщно.

6.2. 8-bit ацик^чний суматор з глибиною схеми 9 елеменпв

На рис. 10 представлений ацикичний 8-bit PAA з лопчними елементами OR в останньому розрядi та глибиною схеми 9 типових 2-входових елеменлв. Складнiсть схеми на рис. 10 становить 72 дискретних елементи.

аО ЬО

al bl

а2 Ь2

аЗ

ьз

а4 Ь4

а5 Ь5

аб Ь6

а7 Ь7

L

I

1

1

1

1

1

1

JKpoKii

0 1 2345678

Рис. 10. Ацикичний 8-bit PAA з лопчними елементами OR в останньому розрядi та глибиною схеми 9 типових 2-входових елеменлв

Префжсний 8-bit Kogge-Stone PPA [25] з лопчними елементами OR в останньому розрядi представлений на рис. 11. Ланцюг, що визначае глибину схеми суматора на рис. 11 видшений жирною лтею та супроводжуеться

нумеращею лопчних елементiв уздовж зазначеного ланцюга. Таким чином глибина схеми 8-bit Kogge-Stone PPA (рис. 11) складае 9 типових лопчних елементв, складшсть схеми становить 90 елементiв.

Рис. 11. Префшсний 8-bit Kogge-Stone PPA з лопчними елементами OR в

останньому розрядi [25]

Обчислювальний процес суматора 8-bit Kogge-Stone PPA (рис. 11) використовуе таю лопчш операцп :XOR - 13, AND - 22, OR - 26. Суматор 8-bit PAA (рис. 10) використовуе: XOR - 9, AND - 16, OR - 18, Inventor - 2. Показник якост S (наприклад, стосовно енергозбереження) роботи суматора 8bit PAA (рис. 10) е таким:

Т 90 5 = = —= 1,25 = 25 %, Т2 72

де Т], Т2 - число дискретних логiчних елементiв 8-Ьй Ке-81:опе РРА та 8-Ьй РАА вщповщно.

6.3. 8-Ьй ациклiчний суматор з глибиною схеми 10 елементiв

На рис. 12 представлений ацикмчний 8-Ьй РАА з логiчними елементами ОЯ в останньому розрядi та глибиною схеми 10 типових 2-входових елементв. Складнiсть схеми на рис. 12 становить 66 дискретних елементи.

ю

Рис. 12. Ацикмчний 8-Ьй РАА з логiчними елементами ОЯ в останньому розрядi та глибиною схеми 10 типових 2-входових елементв

Префшсний 8-Ьй Бгеп1-Кип§ РРА [25] з лопчними елементами ОЯ в останньому розрядi представлений на рис. 13.

а7 Ь7

10

=1

S5

L i 7

1 10

_ L л - =1 S6

л I—

л 8 1

I

9 ю

S7

Рис. 13. Префпссний 8-bit Brent-Kung РРА з лопчними елементами OR в

останньому розрядi [25]

Ланцюг, що визначае глибину схеми суматора на рис. 13 видшений жирною лтею та супроводжуеться нумерацiею лопчних елементiв уздовж зазначеного ланцюга. Таким чином глибина схеми 8-bit Brent-Kung PPA (рис. 13) складае 10 типових лопчних елеменпв, складшсть схеми становить 72 дискретних елементи. Зазначимо, що елемент XOR мае глибину схеми три дискретних елементи та складаеться з чотирьох дискретних лопчних елеменпв, включаючи Inventor.

iНе можете найти то, что вам нужно? Попробуйте сервис подбора литературы.

Обчислювальний процес суматора 8-bit Brent-Kung PPA (рис. 13) використовуе таю лопчш операцп: XOR - 13, AND - 10, OR - 10. Суматор 8-bit PAA (рис. 12) використовуе: XOR - 5, AND - 20, OR - 22, Inventor - 4. Показник якост S (наприклад, стосовно енергозбереження) роботи суматора 8bit PAA (рис. 12) е таким:

T 72

S = = — = 1,0909 = 9,09 %,

T 66

де T1, T2 - число дискретних лопчних елементiв 8-bit Brent-Kung PPA та 8-bit PAA вщповщно.

6.4. Пор1внянний анал1з ацикл1чно1 та префжсноУ моделей обчислення сигнал1в суми i перенесення

Параметри синтезованих схем ацикичних та префiксних cyMaTopiB зведенi до порiвняльноi табл. 5.

Таблиця 5

Порiвняльна таблиця параметрiв префiксних та ацик^чних сyматорiв

Паралельний сyматор бшарних код1в з паралельним перенесениям Глибина схеми Складшсть схеми Розряд- шсть сyматора

Ацикшчний сyматор рис. 8 8 77 8-bit

Префксний сyматор Ling Adder (рис.9) 8 109 8-bit

Ацикшчний сyматор рис. 10 9 72 8-bit

Префксний сyматор Kogge-Stone (рис.11) 9 90 8-bit

Ацикшчний сyматор рис. 12 10 66 8-bit

Префксний сyматор Brent-Kung (рис. 13) 10 72 8-bit

З огляду табл. 5 бачимо, що при обраному значенш глибини схеми, складнiсть схем ацикичних сyматорiв е меншою.

Показники якост ациклiчних сyматорiв, наприклад, за енергоспоживанням представленi у табл. 6.

Таблиця 6

Порiвняльна таблиця показниюв якостi за енергоспоживанням префiксних та

Паралельний сyматор бшарних код1в Показник якост

з паралельним перенесенням ацикшчного сyматора

Ацикшчний сyматор рис. 8 41,56 %

Префксний сyматор Ling Adder (рис.9)

Ацикшчний сyматор рис. 10 25 %

Префксний сyматор Kogge-Stone (рис.11)

Ацикшчний сyматор рис. 12 9,09 %

Префксний сyматор Brent-Kung (рис. 13)

На рис. 14 представлена динамжа збшьшення глибини схеми для трьох ацикичних сyматорiв (PAA) (рис. 8, 10, 12) зi збiльшенням розрядносл схеми.

Розряднють суматора (п) Рис. 14. Динамша збiльшення глибини схеми ациклiчних суматорiв (РАА)

У табл. 7 представлено порiвняння префiксноi [1-4] та ацикично! моделей обчислення сигналiв суми i перенесення у схемi суматора.

Таблиця7

Порiвняльна таблиця двох моделей обчислення сигна^в суми i перенесення

Префксна модель Ацикшчна модель

Споаб обчислення префтса

Префкса модель передбачае процес обчислення преф1кса, починаючи з першого розряду схеми, що приводить, у тдсумку, до надлишкового нагромадження 1 ускладнення апаратно! частини пристрою Застосування ацикшчно! модел1 розраховано на: - лопчну структуру схеми суматора з послщовно-паралельним способом обчислення преф1кса, що, у тдсумку, дае зменшення складносп апаратно! частини пристрою та не збшьшуе глибину схеми; - встановлення оптимального числа обчислювальних крок1в

Юльюсть етатв обчислення

Преф1ксна модель використовуе три етапи вироблення сигнал1в суми 1 перенесення (рис. 2) Ацикшчна модель використовуе один етап вироблення сигнал1в суми 1 перенесення (рис. 4, 5)

Показник nаралельностi структури суматора

Паралельна структура «один до багатьох» префксного суматора (рис. 9, 11, 13) у загальному випадку мае менше число зв'язюв, пор1вняно з ацикшчним суматором Паралельна структура «один до багатьох» ацикшчного суматора (рис. 8, 10, 12) у загальному випадку мае бшьше число зв'язюв, пор1вняно з преф1ксним суматором, що засвщчуе бшьшу стутнь паралельносп схеми ацикшчного суматора

З огляду табл. 7 випливае, що ацикична модель обчислення сигналiв суми i перенесення для схем сyматорiв бiнарних кодiв заперечуе префiкснy модель обчислення.

7. SWOT-аналiз результатiв дослiджень

Strengths. До сильноi сторони ациклiчноi моделi обчислення сигналiв суми i перенесення можна вщнести дидактичнi спрощення та апаратну компактнють методу, що дозволяе замшити трьохетапну префiкснy модель на одноетапну ацикичну модель обчислення сигнаив суми i перенесення. Це дасть розширення апарату синтезу арифметичних пристроiв для iхнього застосування у цифрових технолопях.

Зв'язок мiж числом обчислювальних крокiв орiентованого ациклiчного графа i числом перенесень одиницi до старшого розряду спричиняе процес сшвставлення структури суматора з вщповщним орiентованим ацикичним графом. Метою зазначеного спiвставлення е встановлення мшмально достатнього числа перенесень для операцп додавання двiйкових чисел у схемi паралельного суматора з паралельним способом перенесення. У випадку, коли синтезований суматор отримав бшьше число перенесень порiвняно з числом обчислювальних кроюв вiдповiдного орiентованого ацикичного графа, то такий суматор буде неоптимальним стосовно числа обчислювальних операцш.

Ациклiчна модель спроможна пiдтримyвати агреговаш структури обчислення сигналiв суми i перенесення, шляхом об'еднання з вщповщним апаратом iнших методiв обчислення, зокрема з лопкою перенесення Лiнга.

Це випдшше у порiвняннi з аналогами за такими чинниками:

- меншою вартютю розробки та впровадження, оскшьки ациклiчна модель визначае порiвняно простшу структуру суматора;

- наявнiстю критерш оптимiзацii - число обчислювальних кроюв ациклiчного графа вказуе на мтмально достатне число перенесень одиницi до старшого розряду.

Weaknesses. Слабка сторона ацикично!' моделi обчислення сигналiв суми i перенесення пов'язана зi зростанням трyдомiсткостi синтезу обчислювально1 структури та недостатнiм вивченням такого синтезу зi збiльшенням розрядносп схеми пристрою.

Негативнi внyтрiшнi фактори притаманнi ацикшчнш моделi полягають у збiльшеннi часу отримання оптимальноi структури обчислення при зростанш розрядностi схеми суматора.

Opportunities. Перспективою подальших дослiджень ациклiчноi моделi може бути вироблення протоколу оптимального чергування лопки перенесення Лiнга та лопки перенесення ациклiчноi моделi з метою зменшення складностi схеми суматора.

Додатковi можливосп, що можуть принести впровадження ацикично! моделi, полягають у вивченнi варiантiв застосування фyнкцii умови перенесення одинищ до старшого розряду (1). Це дасть можливють отримувати оптимальну складшсть обчислювальноi структури арифметичного пристрою.

Threats. Протокол обчислення сигнаив суми та перенесення ациклiчноï моделi е незалежним вiд протоколiв iнших методiв обчислення, тому загроза негативно! дiï на об'ект дослщження зовнiшнiх чинникiв вщсутня.

До певноï мiри аналогом aциклiчноï моделi синтезу схеми суматора е префшсна модель. На даний момент префшсна модель краща тим, що за ïï допомогою вже створен та впровaдженi aрифметичнi приcтроï з префжсною структурою обчислення.

8. Висновки

1. Виявлено, що обчислення сигналу суми i перенесення у cхемi паралельного ацикичного суматора здiйcнюетьcя за алгоритмом логaрифмiчного додавання. Число обчислювальних крокiв ацикичного графа визначае оптимальне число перенесень у cхемi паралельного суматора з паралельним способом перенесення.

2. Ощнка динaмiки збiльшення глибини схеми ацикичного суматора складае O(n) i е лiнiйною для n<8. 3i збiльшенням розрядноcтi схеми вщ n>8 оцiнкa динaмiки збiльшення глибини схеми ацикичного суматора складае O(log n) i е логaрифмiчною.

3. Ефектившсть aциклiчноï моделi демонструеться прикладами синтезу 8-розрядних паралельних cумaторiв, запозичених з робiт iнших aвторiв з метою порiвняння:

- схема суматора Лшга (рис. 9) [22-24] та схема ацикичного 8-розрядного паралельного суматора з глибиною схеми 8 елеменлв (рис. 8);

- схема префксного суматора Kogge-Stone (рис. 11) [25] та схема ацикичного 8-розрядного паралельного суматора з глибиною схеми 9 елеменлв (рис. 10);

- схема префксного суматора Brent-Kung (рис. 13) [25] та схема ацикичного 8-розрядного паралельного суматора з глибиною схеми 10 елеменлв (рис. 12).

З огляду на зазначеш приклади паралельних cумaторiв, aциклiчнa модель дае тдставу для доцiльноcтi ïï застосування у процесах синтезу арифметичних приcтроïв обробки цифрових даних, оскшьки зазначеш схеми спроможш:

- збшьшити швидкодiю;

- зменшити енергоспоживання та тепловидшення цифрового пристрою, iнтегрaльноï схеми.

Лггература

1. Brent R. P., Kung H. T. A regular layout for parallel adders // IEEE Transactions on Computers. 1982. Vol. 31, No. 3. P. 260-264. doi: http://doi.org/10.1109/tc.1982.1675982

2. Han T., Carlson D. A. Fast area-efficient VLSI adders // IEEE 8th Symposium on Computer Arithmetic (ARITH). 1987. doi: http://doi.org/10.1109/arith.1987.6158699

3. Kogge P. M., Stone H. S. A Parallel Algorithm for the Efficient Solution of a General Class of Recurrence Equations // IEEE Transactions on Computers. 1973. Vol. 22, No. 8. P. 786-793. doi: http://doi.org/10.1109/tc.1973.5009159

4. Ladner R. E., Fischer M. J. Parallel Prefix Computation // Journal of the ACM. 1980. Vol. 27, No. 4. P. 831-838. doi: http://doi.org/10.1145/322217.322232

5. Solomko M., Olshansky P. The Parallel Acyclic Adder // 2017 14th International Conference The Experience of Designing and Application of CAD Systems in Microelectronics (CADSM). Lviv, 2017. P. 125-129.

6. Mathematical Modeling of Timing Attributes of Self-Timed Carry Select Adders / Balasubramanian P. et al. // Recent Advances in Circuits, Systems, Telecommunications and Control. 2013. P. 228-243. URL: http://www.wseas.us/e-library/conferences/2013/Paris/CCTC/CCTC-34.pdf

7. Venkatanaga Kumar G., Pushpalatha C. H. Implementation of Carry Tree Adders and Compare with RCA and CSLA // International Journal of Emerging Engineering Research and Technology. 2016. Vol. 4, No. 1. P. 1-11. URL: http: //www. ij eert.org/pdf/v4-i 1/1. pdf

8. Gedam K. S., Zode P. P. Parallel prefix han-carlson adder // International Journal of Research in Engineering and Applied Sciences. 2014. Vol. 2, No. 2. P. 8184. URL: http://mgijournal.com/pdf new/electronics/swapna%20gedam- 1.pdf

9. Krishna Kumari V., Sri Chakrapani Y., Kamaraju M. Design and Characterization of Kogge-Stone, Sparse Kogge-Stone, Spanning tree and Brent-Kung Adders // International Journal of Scientific & Engineering Research. 2013. Vol. 4, No. 10. P. 1502-1506. URL: https://www. ij ser. org/researchpaper/Design-and-Characterization-of-Koggestone-Sparse-Koggestone-Spanning-tree-and-Brentkung-Adders.pdf

10. Ramanathan P., Vanathi P. T. Hybrid Prefix Adder Architecture for Minimizing the Power Delay Product // World Academy of Science, Engineering and Technology International Journal of Electrical, Computer, Energetic, Electronic and Communication Engineering. 2009. Vol. 3, No. 4. P. 869-873. URL: https://waset.org/publications/5272/hybrid-prefix-adder-architecture-for-minimizing-the-power-delay-product

11. Kaarthik K., Vivek C. Hybrid Han Carlson Adder Architecture for Reducing Power and Delay Middle-East // Journal of Scientific Research. 2016. Vol. 24. P. 308-313. URL: https://www.idosi.org/mejsr/mejsr24(IIECS)16/48.pdf

12. Yagain D., Vijaya K. A., Baliga A. Design of High-Speed Adders for Efficient Digital Design Blocks. ISRN Electronics. 2012. Vol. 2012. P. 1-9. doi: http://doi.org/10.5402/2012/253742

13. Krishna B., Siva Durga Rao P., Prasad N. V. G. High Speed and Low Power Design of Parallel Prefix Adder // International Journal of Electronics & Communication Technology. 2012. Vol. 3, No. 4. P. 472-475. URL: http://www.iject.org/vol34/3/a572

14. Aktan M., Baran D., Oklobdzija V. G. Minimizing Energy by Achieving Optimal Sparseness in Parallel Adders // 2015 IEEE 22nd Symposium on Computer Arithmetic. 2015. P. 10-17. doi: http://doi.org/10.1109/arith.2015.13

15. Anitha R., Bagyaveereswaran V. High performance parallel prefix adders with fast carry chain logic // International Journal of Advanced Research in Engineering and Technology (IJARET). 2012. Vol. 3, No. 2. URL: https://www.slideshare.net/iaemedu/high-performance-parallel-prefix-adders-with-fast-carry-chain-logic

16. Kombinatsiinyi sumator: Patent 115751 UA, MPK G 06 F 7/501 (2006.01) / Vozna N. Ya. et al. Appl. No. a201701347; Filed: 13.02.2017; Published: 11.12.2017; Bul. No. 23. URL: http://uapatents. com/6-115751 -kombinacijjnijj -sumator.html

17. Gurkayna F. K. et al. Higher radix Kogge-Stone parallel prefix adder architectures // 2000 IEEE International Symposium on Circuits and Systems. Emerging Technologies for the 21st Century. Proceedings (IEEE Cat No. 00CH36353). Presses Polytech. Univ. Romandes, 2000. doi: http://doi.org/10.1109/iscas.2000.857516

18. Knowles S. A family of adders // Proceedings 14th IEEE Symposium on Computer Arithmetic (Cat. No. 99CB36336). IEEE Comput. Soc., 1999. doi: http://doi.org/10.1109/arith.1999.762825

19. Beaumont-Smith A., Lim C.-C. Parallel prefix adder design // Proceedings 15th IEEE Symposium on Computer Arithmetic. ARITH-15 2001. IEEE Comput. Soc., 2001. doi: http://doi.org/10.1109/arith.2001.930122

20. Zimmermann R. Efficient VLSI implementation of modulo (2/sup n/±1) addition and multiplication // Proceedings 14th IEEE Symposium on Computer Arithmetic (Cat. No. 99CB36336). IEEE Comput. Soc., 1999. doi: http://doi.org/10.1109/arith.1999.762841

21. Zeydel B. R., Baran D., Oklobdzija V. G. Energy-Efficient Design Methodologies: High-Performance VLSI Adders // IEEE Journal of Solid-State Circuits. 2010. Vol. 45, No. 6. P. 1220-1233. doi: http://doi.org/10.1109/jssc.2010.2048730

22. Govindarajulu S., Vijaya Durga Royal T. Design of Energy-Efficient and High-Performance VLSI Adders // International Journal of Engineering Research. 2014. Vol. 3, No. 2, P. 55-59. URL: http://ijer.irponline.in/ijer/publication/v3si2/IJER 2014 NCSC%2013.pdf

23. Pinto R., Shama K. Efficient shift-add multiplier design using parallel prefix adder // International Journal of Control Theory and Applications. 2016. Vol. 9, No. 39. P. 45-53. URL: http://serialsjournals.com/serialjournalmanager/pdf/1500377875.pdf

24. Solomko M., Krulikovskyi B. Study of carry optimization while adding binary numbers in the rademacher number-theoretic basis // Eastern-European Journal of Enterprise Technologies. 2016. Vol. 3, No. 4 (81). P. 56-63. doi: http://doi.org/10.15587/1729-4061.2016.70355

i Надоели баннеры? Вы всегда можете отключить рекламу.