CC BY
13УДК 004.076.4
Моделирование элемента памяти с учетом дискретного зарядового состояния плавающего затвора МОП-транзистора
С.С. Карташёв, В.В. Лосев
Национальный исследовательский университет «МИЭТ»
Modeling of Memory Element with Account of Discrete State of MOS Transistor Floating Gate
S.S. Kartashev, V.V. Losev
National Research University of Electronic Technology, Moscow
Рассмотрены основные варианты моделирования транзисторов с плавающим затвором. Представлен новый метод моделирования транзистора с плавающим затвором, учитывающий дискретный спектр состояния заряда на плавающем затворе. Метод позволяет сократить время моделирования, снизить требования к ресурсам (библиотекам и средствам проектирования) и обеспечивает компромиссную точность расчета.
Ключевые слова: транзистор с плавающим затвором; энергонезависимая память.
The main variants of simulation transistors with a floating gate have been reviewed. A new method for modeling the analog transistor with a floating gate, taking into account a discrete spectrum of the charge state on the floating gate has been presented. The method permits to reduce the modeling time, to lower the requirements to the resources (libraries and design tools) and provides the compromise accuracy of the calculation.
Keywords: MOSFET with floating gate; EEPROM; non-volatile memory.
Основным элементом современной энергонезависимой памяти является транзистор с плавающим затвором. Методы моделирования данного транзистора - важная техническая задача при разработке flash-памяти NOR-типа [1]. Актуальность настоящей работы обусловлена появлением в России нанометровой технологии изготовления интегральных микросхем, а также активным развитием производства ПЛИС и микроконтроллеров, в которых массивы транзисторов с плавающим затвором используются в качестве конфигурационной памяти.
Транзистор с плавающим затвором представляет собой классический МОП-транзистор, дополненный еще одним слоем поликремния в затворе транзистора (плавающий затвор) и тонким слоем оксида. При подаче достаточно высокого уровня напряжения (~12 В) на затвор транзистора тонкий слой оксида становится туннельно прозрачным, что позволяет заряженным частицам поступать на плавающий затвор. Соответственно, наличием или отсутствием заряда на плавающем затворе определяется состояние транзистора в качестве ячейки памяти (логический «ноль» и логическая «единица»).
Основная причина потери работоспособности данного транзистора - деградация туннельного подзатворного диэлектрика из-за большого числа циклов записи-стирания [2]. Моделирование процесса с технологической точки зрения хорошо описано в [3, 4], со схемотехнической точки зрения, если рассматривать цифровую модель данного типа транзисторов, - в [5].
© С.С. Карташёв, В.В. Лосев, 2016
В настоящей работе предлагается схемотехническая модель транзистора с плавающим затвором, основанная на предположении дискретности зарядового состояния транзистора, а именно логический «ноль» и логическая «единица».
В качестве объектов исследования использованы тестовые кристаллы, представляющие собой набор отдельных МОП-транзисторов с плавающим затвором, выполненных по КМОП-технологии 0,18 мкм, дополненной операциями по формированию дополнительных слоев - поликремния и туннельного оксида. Измерены ВАХ данных транзисторов. Для этого использовалась полуавтоматическая зондовая станция Cascade Microtech Summit 12000B-AP с температурной камерой и термической системой ESPEC. Для обработки полученных характеристик в автоматическом режиме применяли анализаторы полупроводниковых приборов фирмы Agilent. Измеренные данные поступали на ПК с установленным программным обеспечением IC-CAP и Nucleus.
Полученные проходные характеристики представляют собой зависимость тока стока транзистора от напряжения затвор-исток, которое меняется от 0 до 6 В с шагом 100 мВ в случае заряженного плавающего затвора и от 0 до 10 В с таким же шагом в случае незаряженного. Получено семейство кривых при изменении напряжения сток-исток УСИ от 0 до 6 В с шагом 0,5 В.
Из характеристик следует, что принципиальное различие между транзисторами при наличии и отсутствии заряда на плавающем затворе - существенно разные значения порогового напряжения транзистора. При наличии заряда на плавающем затворе значение порогового напряжения составляет 0,5 В, при отсутствии заряда - 4,9 В.
По результатам анализа эксперимента можно выделить следующие варианты моделирования транзистора с плавающим затвором при разработке принципиальной электрической схемы памяти.
1. Использовать при моделировании библиотечные транзисторы с разными значениями порогового напряжения. Основное преимущество данного способа - высокая точность моделирования, сравнимая с экспериментальными данными. Однако средства САПР для разработки интегральных микросхем, использующие такие сложные модели, весьма дорогостоящие, что значительно осложняет применение способа.
2. Если библиотека элементов не позволяет использовать при моделировании транзисторы с разными значениями порового напряжения, то в качестве транзистора с заряженным плавающим затвором можно использовать обычный «-канальный транзистор, а в качестве транзистора с незаряженным затвором - точно такой же обычный транзистор, который будет находиться в «закрытом» состоянии. Такой способ представляет собой простое и быстрое решение для разработчика, поскольку при проектировании схем памяти достаточно рассмотреть граничные случаи «записанной» и «стертой» матрицы памяти. Однако модели транзисторов используемой технологической библиотеки могут значительно отличаться от истинных характеристик транзистора с плавающим затвором. Поэтому данный способ не всегда применим на практике.
3. В качестве оптимального варианта моделирования предлагается электрическая схема-модель транзистора, приведенная на вставке рисунка. Между источником, моделирующим подачу напряжения на затвор и самим затвором транзистора с пороговым напряжением 0,5 В, вводится обратно включенный источник напряжения, который линейно в течение времени записи меняет свой номинал напряжения от 0 до 4,4 В. Таким образом, при напряжении на обратно включенном источнике, номинал напряжения которого составляет 0 В, имеем транзистор с заряженным плавающим затвором, а при напряжении 4,4 В - транзистор с незаряженным плавающим затвором. Проходные ВАХ для этих двух случаев представлены на рисунке. Моделирование проводилось в системе Cadence Virtuoso Schematic с использованием библиотеки тестовых элементов технологии 0,18 мкм.
Предложенный метод не точен, поскольку не отражает реального характера процессов записи-стирания ячейки памяти, основанной на транзисторе с плавающим затвором, однако в линейном приближении дает хорошие результаты. Результаты моделирования матрицы тестовых элементов размером 2500 ячеек показывают, что предложенный метод позволяет сократить время моделирования до 20 раз по отношению к методам, основанным на реальных моделях транзисторов с плавающим затвором. Данное преимущество метода использовано при разработке схем считывания информации из энергонезависимой памяти в рамках ОКР, выполненной в АО «НИИМЭ», по результатам которой получен патент [6].
Результаты моделирования проходных характеристик транзистора с плавающим затвором при отсутствии заряда (а) и при наличии заряда (б) на плавающем затворе
Еще одно преимущество метода - возможность моделирования ситуаций, в которых плавающий затвор не полностью разрядился или зарядился (а не только граничные случаи).
Таким образом, использование данного метода позволяет разработчику сократить время, затрачиваемое на проектирование схем управления памятью, поскольку достаточно рассмотреть два граничных состояния массива памяти («записанное» и «стертое»), исключив моделирование переходного процесса как наиболее продолжительного.
При моделировании транзистора с плавающим затвором в составе какой-либо системы на кристалле (например, памяти) разработчик вынужден выбирать между точностью результатов моделирования и быстротой реализации проекта. Для точного моделирования необходимы специальные средства САПР и дорогостоящие технологические библиотеки. Если же критично время выполнения проекта, то следует тщательно оценивать, не является ли критичной неизбежная погрешность при моделировании.
Предложенный метод моделирования транзистора с учетом дискретного зарядового состояния на плавающем затворе позволяет сократить время моделирования, снизить требования к ресурсам (библиотекам, аппаратным и программным средствам проектирования) и обеспечивает точность расчета ~5% за приемлемое время.
Работа выполнена при финансовой поддержке Минобрнауки России в рамках базовой части госзадания № 2014/101.
Литература
1. Brewer J.E., Gill M. Noncolatile memory technologies witch emphasis on flash // IEEE Press Series on Microelectronic Systems. - 2008. - P. 757-769.
2. Зебрев Г. И. Физические основы кремниевой наноэлектроники. - М.: Бином. Лаборатория знаний, 2011. -С. 131-142.
3. Hasnat K., Jallepalli S., Hareland A. A pseudo-lucky electron model for simulation of electron gate current in submicron NMOSFET // IEEE Trans. on Electron Devices. - 1996. - Vol. 43. - N. 8. - P. 1264-1273.
4. Fiegna C., Venturi F., Melanotte M. Simple and efficient modeling of EPROM writing // IEEE Trans. on Electron Devices. - 1991. - Vol. 38. - N. 3. - P. 603-610.
5. Sanchez-Sinencio E. Floating gate techniques and applications // Analog and Mixed-Signal Center. - 2013. - P. 64.
6. Игнатьев С.М., Карташёв С.С. Схема хранения и считывания информации энергонезависимого запоминающего устройства // Патент России № 132601. - 2013.
Поступило после доработки 14 сентября 2016 г.
Карташёв Сергей Сергеевич - магистр технических наук, аспирант кафедры интегральной электроники и микросистем (ИЭМС) МИЭТ. Область научных интересов: проектирование энергонезависимой памяти, проектирование и моделирование схем считывания к энергонезависимой памяти, топологическое проектирование и моделирование.
Лосев Владимир Вячеславович - доктор технических наук, профессор кафедры ИЭМС МИЭТ. Область научных интересов: проектирование систем на кристалле, проектирование и моделировнаие аналоговых блоков, топологическое проектирование и моделирование. E-mail: dsd@miee.ru
