CC BY
7УДК 658.512.011.56
Методика выбора универсальных логических модулей
для ПЛИС и СБМК
В.А.Беспалов, А.Л.Глебов, Н.А.Кононов, Д.Ю.Немчин
Московский государственный институт электронной техники (технический университет)
Представлен краткий обзор конструкций универсальных логических модулей (УЛМ), используемых ведущими фирмами-производителями ПЛИС и СБМК. Приведено краткое описание предлагаемого подхода к оптимальному выбору конструкции УЛМ. Описаны результаты численных экспериментов по выбору УЛМ с оптимальным числом входов. Результаты получены с помощью разработанной программы-прототипа, предназначенной для оптимизации конструкции УЛМ.
Ключевые слова: ПЛИС, СБМК, универсальный логический модуль, оптимизация.
Программируемая логическая интегральная схема (ПЛИС, FPGA) и структурированный базовый матричный кристалл (СБМК, structured ASIC) являются наиболее популярными решениями для проектирования и производства СБИС разнообразного назначения, для различных сроков и объемов прототипирования и производства [1-5].
ПЛИС и СБМК, разработанные компанией Altera. Последними разработками компании Altera являются ПЛИС Stratix III и СБМК HardCopy III, полностью соответствующие друг другу по функциональным возможностям, числу внешних выводов и т.д. Для проектирования СБИС на их основе используется одна и та же САПР Quartus II. Сначала проект реализуется на ПЛИС Stratix III для его прототипирова-ния и отладки, затем переносится на СБМК HardCopy III для массового производства. Обе СБИС производятся по КМОП-технологии 40 нм. Схема на основе СБМК имеет площадь кристалла, количество используемых транзисторов и потребляемую мощность значительно меньшие, чем на основе ПЛИС. Схема, реализованная на СБМК HardCopy III, потребляет мощность в среднем на 50% меньше, чем его аналог на ПЛИС Stratix III.
В отличие от ПЛИС Stratix III в архитектуре СБМК HardCopy III для реализации разнообразных логических функций используются массивы одинаковых логических ячеек небольшого размера, называемых Н-ячейками (HCell). Каждая Н-ячейка содержит 24 МОП-транзистора, два простых мультиплексора, два двухвходовых NAND-вентиля и два инвертора. Межсоединения внутри Н-ячейки программируются с помощью заказного via-слоя (межслойные переходы). Всего для программирования в СБМК HardCopy III используются 4 слоя (2 металла и 2 via-слоя). Н-ячейки группируются в Н-макроячейки (НСМ), каждая из которых может содержать от 1 до 6 Н-ячеек.
© В.А.Беспалов, А.Л.Глебов, Н.А.Кононов, Д.Ю.Немчин, 2011
Методика выбора универсальных логических модулей...
Общая структура СБМК HardCopy III показана на рис.1. Кроме массивов Н-ячеек СБМК содержит блоки памяти размером 144 и 9 Кбайт, блоки ввода-вывода (I/O) и блоки PLL (генерация тактовой частоты).
На рис.2 показана схема универсального логического модуля (УЛМ), входящего в состав ПЛИС Stratix III. Помимо УЛМ, блоков памяти, блоков ввода-вывода, блоков PLL, ПЛИС Stratix III содержит другие макроблоки, которые на СБМК HardCopy III реализуются с помощью Н-ячеек.
Рис.1. Общая Hardcopy III H- ячеек.
структура СБМК [1] Н - массивы - М9К-блоки
Рис.2. Схема УЛМ в ПЛИС Stratix III [2]
Универсальная технология фирмы eASIC. Фирма eASIC® является одной из прогрессивных в сфере технологий структурированных СБМК, нацеленных на уменьшение итоговой стоимости и времени изготовления специализированных, высокотехнологичных полупроводниковых схем, эффективно использующих стандартный процесс изготовления. Инновационное использование испытанного логического программирования (основанного на SRAM) вместе с эффективным использованием трассировки слоев металла составляет технологию eASIC, позволяющую стремительно и недорого проектировать СБМК, специализированные системы-на-кристалле и системы на основе платформы (platform-based).
Технология eASIC уникальна в своем универсальном подходе к изготовлению. Логическое проектирование выполнено с использованием программируемых справочных таблиц на SRAM-основе как в ПЛИС, так и в изготовленных с помощью подгрузки цифрового потока на включенном питании. Трассировка представляет собой создание межслойного соединения, которое может быть выполнено без дорогостоящего производства фотошаблонов с использованием Direct-Write eBeam-технологии либо с помощью простого заказного фотошаблона для высокотехнологичного производства.
Технологии СБМК, ПЛИС или структурированные СБМК (Structured ASIC) используют аналогичный метод изготовления для логической ячейки и соединительной трассировки. eASIC является единственной компанией, которая комбинирует два различных метода изготовления. В то время как логические ячейки в ПЛИС программируются с помощью цифрового потока, а трассировка в технологии стандартных ячеек выполняется в слоях металла, фабрика eASIC предоставляет лучшие возможности этих двух методов: низкую стоимость разработки, короткие промежутки выполнения заказа и гибкость, аналогичную технологии ПЛИС; высокую плотность, высокую производительность и низкую цену за единицу, аналогичную технологии стандартной ячейки СБМК.
Фабрика eASIC использует технологию структурированных СБМК, в которой пластины являются предварительно обработанными и, ожидая заказа, находятся в специальном хранилище пластин. Эти пластины обработаны для всего маршрута вплоть до 6-го слоя металла (включительно), в результате чего все слои, лежащие ниже 6-го слоя, генерируются для всего дизайна топологии в целом. Простейшее межслойное соединение 6-го слоя металла (рис.3) - via 6 - будет использоваться при изготовлении каждого дизайна в процессе трассировки, блоков ввода-вывода и ячеек (Logic, SRAM, или PLD). Межслойное соединение занимает площадь в 30 раз меньшую, чем слои металла, поэтому бесшаблонное производство использует технологию бесшаблонной электронно-лучевой литографии, позволяющую выполнять обработку в 10 раз быстрее. Данная технология является оптимальной как для создания опытной модели, так и для среднесерийного производства, потому что устраняет NRE-стоимость и сокращает время до продажи продукции.
Изделие, предварительно оцененное на соответствие техническим условиям, позволяет проектировщику избежать проблем, связанных с генерацией тактового сигнала, шинами питания и выходом годных. Фабрика eASIC при проектировании использует эффективное универсальное проектное решение, объединяющее два различных метода при изготовлении для достижения наилучших результатов. Логическое программирование внутри каждой ячейки изделия или eCell завершается загрузкой цифрового потока преимущественно в соединениях металла, что устраняет необходимость изготовления сложных заказных фотошаблонов, снижая время проектирования, изготовления и цены.
Эффективность трассировки изделия eASIC обусловлена тем, что для зашивки использовано только 6-е межслойное соединение. Запатентованная eASIC четырехслойная сеть трассировки предоставляет взаимосвязи, которые спроектированы для полноценной возможности изменения конфигурации в заказном 6-м межслойном соединении. Поскольку взаимосвязь между eCells полностью соответствует металлу, то задержка трассировки изделия eASIC сопоставима с такими структурами, как структурированные СБМК и стандартные ячейки СБМК.
Нижние слои изделий eASIC являются неизменными широкослойными логическими ячейками, представляющими справочные таб-
irilClinAL
jumpess лицы (LUIs), преимущественно используемые
для изделий ПЛИС (рис.4). Это позволяет про-Рис. 4. Схема универсального логического , ,
граммировать логические функции цифровым
Методика выбора универсальных логических модулей.
потоком, устраняя необходимость их изготовления в металле, дает возможность для более гибкого проектирования и отладки после изготовления.
Оптимизационный подход к выбору функциональных блоков для СБМК и ПЛИС. Подход используется применительно к задаче выбора варианта универсального логического модуля (УЛМ) для структурированной БМК или ПЛИС и может быть обобщен на задачи выбора других функциональных модулей СБМК/ПЛИС.
Рассмотрим произвольную задачу, для которой изначально известно некоторое частное решение 50. Например, если имеется некоторая система, возможные состояния 5 которой должны удовлетворять некоторому уравнению, то 50 - это некоторое возможное состояние системы (изначально известное). Предположим также, что известна некоторая целевая функция У(5), характеризующая «качество» состояния системы. Цель - улучшение качества исходного состояния системы. Для этого параметризуем исходное состояние системы, т.е. погрузим 50 в некоторое множество возможных состояний 5(х), зависящее от параметра х, причем 50 = 5(х0). Параметр х может быть скалярным или векторным. Тогда целевая функция становится функцией этого параметра: /=_Дх). Теперь можно решить задачу нахождения максимума целевой функции в некоторой области изменения параметра х. Если решение этой оптимизационной задачи достигается в точке Х1, то состояние 51 = 5(хх) является оптимальным. Вероятно, что 51 окажется более качественным, чем исходное состояние.
Выбор варианта УЛМ для СБМК (ПЛИС). Предположим, что 5о - это некоторый исходный вариант УЛМ, выбранный из известных вариантов. Пример простейшего варианта УЛМ показан на рис.5. Можно параметризовать множество вариантов по числу входов п, сформировав из исходного варианта некоторое количество модификаций с различным числом входов, например для п = 2-10.
Для формирования целевой функции выбирается некоторый набор эталонных комбинационных схем (например, из известного набора ISCAS-85), а также алгоритм отображения комбинационной схемы на заданный вариант УЛМ. Результатом работы этого алгоритма является комбинационная схема, сформированная только на основе заданного варианта УЛМ. В качестве целевой функции (в данном случае подлежащей минимизации) может быть выбрана либо усредненная оценка площади результирующей схемы, либо усредненная оценка максимальной задержки. Наиболее традиционный подход заключается в минимизации площади при ограничении на максимальную задержку. В результате получаем вариант УЛМ с оптимальным числом входов, который и может быть использован при проектировании реальных СБМК/ПЛИС. Для проверки данного подхода разработана программа-прототип и проведены численные эксперименты с использованием набора эталонных комбинационных схем ISCAS-85, результаты которых приведены в таблице.
Количество килотранзисторов, входящих в данную реализацию
Схема Количество входов в каждой из двух поисковых таблиц
2 3 4 5 6 7
c432 36,9 25,1 21,7 21,3 23,0 26,3
c499 53,9 36,8 31,6 31,2 33,4 38,4
c1355 101,1 69,0 59,6 58,8 62,9 72,3
c1908 150,8 103,0 88,9 87,6 94,0 107,5
Basic Logic Element
Рис.5. Простой вариант УЛМ
Окончание таблицы
Схема Количество входов в каждой из двух поисковых таблиц
2 3 4 5 6 7
c2670 200,1 136,6 117,9 116,4 124,4 142,7
c3540 296,9 202,6 175,0 172,5 185,0 211,9
c5315 429,0 292,8 253,0 249,5 267,3 306,4
c6288 397,7 271,5 234,4 231,4 247,5 284,1
c7552 569,9 389,1 336,0 331,5 355,1 407,2
Из таблицы видно, что для всех используемых схем оптимальное число входов поисковых таблиц - 4, для 5 входов размер схем несколько меньше. Однако для 4 входов схема содержит больше ресурсов памяти, которые не используются при реализации комбинационной схемы, но одновременно могут быть использованы для других целей.
Литература
1. HardCopy III Device Handbook, Altera Corp., July 2009.
2. Stratix IV Device Handbook, Altera Corp., Nov 2009.
3. http://www.eASIC.com
4. http://www.altera.com
5. Virtex-5 FPGA, User Guide, Xilinx, Nov 2009.
Статья поступила 12 июля 2010 г.
Беспалов Владимир Александрович - доктор технических наук, профессор, заведующий кафедрой проектирования и конструирования интегральных микросхем (ПКИМС), первый проректор МИЭТ. Область научных интересов: технология интегральных схем на основе сложных полупроводников, фотоэлектроника.
Глебов Алексей Львович - доктор технических наук, профессор кафедры ПКИМС МИЭТ. Область научных интересов: методы логического синтеза, анализ помехоустойчивости и оптимизация СБИС.
Кононов Николай Александрович - аспирант кафедры ПКИМС МИЭТ. Область научных интересов: методы логического синтеза, оптимизация СБИС, исследование новых методов проектирования и изготовления фотошаблонов, методики повышения разрешающей способности при изготовлении фотошаблонов и СБИС.
Немчин Дмитрий Юрьевич - аспирант кафедры ПКИМС МИЭТ. Область научных интересов: методы логического синтеза, оптимизация СБИС, исследование новых методов проектирования и изготовления фотошаблонов, методика повышения разрешающей способности при изготовлении фотошаблонов и СБИС. E-mail: 4etvegr@gmail.com
Информация для читателей журнала «Известия высших учебных заведений. Электроника»
Вы можете оформить подписку на 2011 г. в редакции с любого номера. Стоимость одного номера - 700 руб. (с учетом всех налогов и почтовых расходов).
Адрес редакции: 124498, Москва, Зеленоград, проезд 4806, д. 5, МИЭТ, комн. 7232 Тел./факс: 8-499-734-62-05. E-mail: magazine@miee.ru http://www.miet.ru/ structure/s/894/e/12152/191
