МЕТОД ПРОЕКТИРОВАНИЯ БЫСТРОДЕЙСТВУЮЩИХ АСИНХРОННЫХ ЦИФРОВЫХ УСТРОЙСТВ С МАЛЫМ ЭНЕРГОПОТРЕБЛЕНИЕМ Текст научной статьи по специальности «Компьютерные и информационные науки»

СХЕМОТЕХНИКА И ПРОЕКТИРОВАНИЕ

УДК 621.3.049

Метод проектирования быстродействующих асинхронных цифровых устройств с малым энергопотреблением

А.В.Ковалев

Технологический институт Южного федерального университета в г. Таганроге

Предложен метод схемотехнического синтеза цифровых асинхронных блоков СБИС с малым энергопотреблением, основанный на использовании комплементарно связанных транзисторных цепочек. Приведены результаты моделирования и оценки задержек синтезированных блоков. Показано увеличение их быстродействия в сравнении с существующими методами синтеза асинхронных схем.

Асинхронные схемы, появившиеся в середине 50-х годов, актуальны и сейчас, так как имеют ряд преимуществ: отсутствие проблем с рассогласованием фронтов («гонок сигналов»), малая потребляемая мощность и легкость повторного использования схем для технологий с различными проектными нормами. Асинхронные схемы позволяют разрабатывать системы, не чувствительные к задержкам в цепях и не требующие тщательной подгонки временных характеристик, что делает их применение перспективным для различных технологий [1].

Задержки сигналов и потребляемая мощность кристалла при обработке данных сильно зависят от аппаратно-реализованного алгоритма, поскольку изменения состояний логических элементов определяются только обрабатываемыми данными. Схемы, на которые в определенный момент не подаются данные, сохраняют свое состояние в статическом режиме, а в синхронных схемах элементы переключаются в любом случае по одному или двум фронтам тактирующего сигнала. Асинхронные схемы не требуют использования тактирующих деревьев, энергопотребление которых, как правило, является значительным в общей доле потребляемой мощности кристалла. Таким образом, энергосбережение в асинхронных схемах происходит как на элементном, так и на системном уровнях.

В асинхронных схемах значительно лучше электромагнитная совместимость и ниже уровень шумов, чем в традиционных синхронных схемах. Проблемы, связанные с электромагнитной совместимостью и шумами, в синхронных схемах возникают из-за переключения состояний элементов по фронту тактового сигнала даже если в этом нет необходимости. В результате спектр частот содержит большие пики (дополнительные гармоники) около основной частоты. Элементы асинхронных схем переключаются только в случае, когда приходят данные, и сохраняют свое состояние, когда нет необходимости в переключении. Поэтому для таких схем характерен более гладкий спектр частот.

Наиболее известными элементами, применяемыми для разработки самотактируемых, нечувствительных к задержкам, являются элементы NCL-логики (NULL Convention Logic) [1, 2]. Функциональные блоки, включая комбинационную логику и триггеры, строятся на основе m-из-п NCL-элементов с логическим гистерезисом [2]. Прообразом данной логики являются С-элементы Мюллера. Двухвходовой С-элемент (рис.1,а) является частным случаем обобщенного порогового m-из-п элемента с логическим гистерезисом (рис.1,б). При п > 1 элемент m-из-п соответствует п-входовому С-элементу Мюллера.

© А.В.Ковалев, 2009

Пороговый m-из-п элемент с логическим гистерезисом работает следующим образом: если на его входах все единицы, то на выходе появляется единица, если на входах все нули, то на выходе тоже нуль, во всех остальных случаях значения на выходе не изменяются.

В основе синтеза блоков с NCL-логикой лежат следующие процедуры:

- в схему вставляются N-ro-N элементы с логическим гистерезисом в количестве 2 экземпляров (N - число информационных входов блока). Другими словами, при построении логической схемы, реализующей функцию f(A, B,...), следует включить в нее по одному NCL-элементу на каждое состояние в таблице истинности;

- с помощью элементов ИЛИ (1-из-п элементы) в соответствии с заданной функцией блока коммутируются выходы N-ro-N элементов.

Схема полусумматора на основе NCL-элементов [3] приведена на рис.1,в.

Метод проектирования асинхронных функциональных блоков. Рассмотрим метод синтеза самотактируемых функциональных блоков, у которых каждый информационный сигнал является парафазным.

Элемент с логическим гистерезисом может служить детектором фронтов двух взаимосвязанных сигналов DATA (есть данные) и NULL (отсутствие данных), т.е. регистрировать присутствие информации на входах [3]. Данные передаются от одного асинхронного регистрирующего элемента к другому в определенной кодировке. Асинхронные комбинационные схемы проектируются подобно синхронным схемам, но конвейерная обработка данных в них достигается путем использования регистрирующих элементов, определяющих поступление новых данных или подтверждающих данные, установленные на выходе схемы. Такие элементы помогают сформировать асинхронный протокол обмена данными между компонентами проекта. Таким образом, самотактируемая логика в широких пределах не чувствительна к задержкам, температуре, напряжению питания и параметрам технологического процесса изготовления кристалла.

Предлагаемый метод проектирования асинхронных блоков позволяет сократить число используемых транзисторов в проекте и повысить быстродействие. Асинхронные блоки формируются без использования C-элементов Мюллера и NCL-элементов. Отличается от метода минтермного синтеза (Delay Insensitive Minterm Synthesis - DIMS [4]) тем, что с его помощью схемы логических блоков формируются на основе комбинаций транзисторных цепочек, а не на основе пороговых элементов.

Предлагается отдельно синтезировать схемы двух компонент формирования сигналов информационного выхода Q1 и Q0 на основе таблицы истинности, описывающей функцию блока. Асинхронные блоки, построенные по предложенному методу, могут иметь множество информационных входов и только один информационной выход.

C

A 0

B 0

1

0 S

1

0 с

Рис.1. Элементы с логическим гистерезисом: а - двухвходовой С-элемент Мюллера; б -обозначение обобщенного порогового т-из-п элемента с логическим гистерезисом; в - схема МСЬ-полусумматора

a

b

б

а

в

Этапы построения схемы (рис.2):

- на основе исходной таблицы истинности, описывающей тристабильные состояния информационных сигналов блока, составляется расширенная таблица истинности, которая описывает бистабильные состояния пары выводов информационных сигналов блока (для функции ИЛИ исходная и расширенная таблицы истинности приведены в табл. 1);

- составляются цепочки последовательно соединенных ^-канальных транзисторов, устанавливающих сигналы Q1 и Q0 в состояние 0. На данном этапе строятся части схемы с именами «nulls to 0 of Q1» и «nulls to 0 of Q0». В последовательные цепочки включаются транзисторы, входы которых по расширенной таблице истинности находятся в состоянии 0 при нахождении Q1 и Q0 в состоянии 0. Далее последовательные цепочки транзисторов соответствующих компонент (см. рис.2) объединяются параллельно;

Таблица 1

Исходная и расширенная таблицы истинности асинхронного блока функции ИЛИ N - NULL-состояние)

A B Q -> A0 A1 B0 B1 Q0 Q1

N N N -> 0 0 0 0 0 0

0 0 0 -> 1 0 1 0 1 0

1 0 1 -> 0 1 1 0 0 1

0 1 1 -> 1 0 0 1 0 1

1 1 1 -> 0 1 0 1 0 1

- составляются цепочки последовательно соединенных и-канальных транзисторов, устанавливающих сигналы Q1 и Q0 в состояние 1. На данном этапе строятся части схемы с именами «nulls to 1 of Q1» и «nulls to 1 of Q0». В последовательные цепочки включаются транзисторы, входы которых по расширенной таблице истинности находятся в состоянии 1 при нахождении Q1 и Q0 в состоянии 1. Далее последовательные цепочки транзисторов соответствующих компонент (см. рис.2) объединяются параллельно;

- проводится оптимизация полученных схем путем удаления избыточных транзисторов и их цепочек. На данном этапе транзисторные цепочки представляются орграфом, в котором узлами являются транзисторы, а ребрами - их соединения. Ребра направлены в одну выбранную сторону. Далее, анализируя пути из направленных ребер, из графа удаляются петли и объединяются дублирующие друг друга узлы.

Теоретически схема функции, сформированная подобным образом, может содержать любое количество входов. Отметим, что для схем с большим числом транзисторов (больше 8), соединенных последовательно, сопротивление такой цепочки может оказаться значительным и существенно повлиять на задержку. Поэтому при построении больших схем следует обращать особое внимание на паразитные параметры их цепей.

В качестве примера рассмотрим синтез схем полусумматора (аналога NCL-полусумматора, показанного на рис.1,в) по расширенной таблице истинности (табл.2).

«нули» для Q1 = 0

JQ1

«единицы» для Q1= 1

«нули» для Q0 = 0

Q0

Т

Рис.2. Структурная схема предлагаемых асинхронных элементов

Исходя из того, что полусумматор имеет два информационных выхода, необходимо синтезировать две компоненты, отдельно формирующие сигналы С и £ (рис.3), так как в рассматриваемом методе асинхронный блок может иметь только один информационный выход.

Принципиальные схемы данных компонентов, синтезированные по описанному выше методу, показаны на рис.4.

Таблица 2

Расширенная таблица истинности полусумматора

А1 АО В1 ВО С1 СО £1 £0

О О О О О О О О

О О О 1 О О О О

О О 1 О О О О О

О 1 О О О О О О

1 О О О О О О О

О 1 О 1 О 1 О 1

О 1 1 О О 1 1 О

1 О О 1 О 1 1 О

1 О 1 О 1 О О 1

А1

АО & С1

со

ВО

41

АО 8иМ £1

£О

В1

ВО

Рис.3. Компоненты полусумматора

А1^ АО^ лхл

-0е

С1

А^Е АО^

вой ВЩ воЛ

0е

СО

А1_| АО —

В1 — ВО —

&

С1 "СО

А1

АО—

В1 —

ВО

8иМ

-Я1

"£О

Рис.4. Компоненты полусумматора: а - схема и обозначение компонента, формирующего сигнал С; б - схема и обозначение компонента, формирующего сигнал £

а

Логическая сложность асинхронных блоков. Для оценки логической сложности схем, создаваемых по предложенному методу, вычисляется число транзисторов схемы, формирующей сигнал Q\, и число транзисторов схемы, формирующей сигнал 00.

Для получения адекватных оценок сравниваемые схемы рассматриваются без учета оптимизации. Логическая сложность схем, прошедших оптимизацию, будет зависеть от выполняемых ими аналитических функций.

Схема с п информационными входами и одним выходом на основе динамических КСЬ-элементов без оптимизации состоит из 2п п-из-п пороговых КСЬ-элементов и двух элементов ИЛИ (с общим числом входов 2п) [5, 6]. Количество транзисторов в пороговом п-из-п динамическом элементе равно 2п + 2, а в элементе ИЛИ с числом входов г равно 2г + 2. Таким образом, подобная схема будет содержать = 2п(2п + 2) +2-2п + 4 транзисторов. Та же схема, построенная по предлагаемому методу без оптимизации, будет содержать две компоненты с общим числом транзисторов Ыпем, = 2(2п п + 2).

Логическая сложность асинхронных схем, построенных на основе различных подходов, приведена в табл.3.

Таблица 3

Логическая сложность схем

Число информационных входов п Число транзисторов (схемы с КСЬ-элемен-тами) Число транзисторов NneW (предложенные схемы) №сь - ^еъ) / ^сь %

2 52 20 61,5

3 132 52 60,6

4 324 132 59,2

5 772 324 58

6 1796 772 57

На рис.5 показаны зависимости числа транзисторов от количества информационных входов.

N 1600 1400 1200 1000 800 600 400 200 0

4 а

60 59 58 57 56

Рис.5. Логическая сложность асинхронных схем: а - число транзисторов Nm и б - сокращение числа транзисторов -

Из графиков видно, что построение асинхронных логических блоков с количеством входов больше 5-6 нецелесообразно из-за резко возрастающей их логической сложности.

Покажем логическую сложность оптимизированных схем. Схема полного сумматора, имеющего три входа и два выхода, в реализации на основе КСЬ-логики [5] и на основе предложенного метода имеет 48 транзисторов (в каждом случае). Из-за удлинения

пути прохождения сигналов и возрастания паразитных емкостей после оптимизации у первой схемы задержка срабатывания втрое больше, чем у второй.

Быстродействие асинхронных блоков. Для оценки быстродействия предложенных схем и схем на основе NCL-элементов было проведено схемотехническое SPICE-моделирование (уровень параметров - 2). Технология изготовления транзисторов -MOSIS 2 мкм CMOS. При моделировании рассматривались типичные случаи для анализа быстродействия логических схем. Сравнивались 2-входовые 1-выходные и 2-входовые 2-выходные схемы.

Быстродействие схем можно оценить по табл.4, где DNCL - задержка схемы с NCL-элементами, Dnew - задержка предложенной схемы.

Таблица 4

Оценки быстродействия

Быстродействие Задержка, нс (dncl Dnew)/Dnew, %

dncl Dnew

Минимальное 1,5 0,7 114,3

Максимальное 2,75 2 37,5

Среднее 1,98 1,75 13,1

Результаты моделирования показали, что в среднем для предложенных схем увеличение быстродействия достигает 50% по сравнению со схемами NCL. Формирование логических схем без использования С-элементов и NCL-элементов позволит сократить длину пути прохождения сигнала за счет уменьшения числа транзисторов, входящих в схему.

Таким образом, уменьшение числа транзисторов в асинхронных схемах достигается за счет оптимизации переключательных цепочек каждой комплементарной компоненты, формирующих выходной информационный сигнал.

Работа выполнена при частичной финансовой поддержке Министерства образования и науки РФ (грант № 1.02.05) и научно-технической программы РФ (проект № 01200402781).

Литература

1. FantM.K., Brandt S.A. NULL Convention logic / Theseus logic inc. - 1997. - 35 p.

2. Fant M.K., Brandt S.A. NULL Convention logic™: A complete and consistent logic for asynchronous digital circuit synthesis // Proc. of an International conf. on application-specific systems, architectures and processors. - 1996. - P. 261-273.

3. Pat. 5,305,463 US. NULL convention logic™ system / Fant M.K., Brandt S.A. - April 19,1994.

4. Brej C., Garside J.D. A quasi-delay-insensitive method to overcome transistor variation // Dept. of computer science, the University of Manchester. - Oxford Road, Manchester, M13 9PL, UK, 2005. - P. 368-373.

5. Cheng F.-C. Practical design and performance evaluation of completion detection circuits // Proc. of an International conf. on computer design (ICCD98) (Oct. 1998). - 1998. - P. 59-64.

6. Sobelman G.E., Fant K. CMOS circuit design of threshold gates with hysteresis // Theseus Logic, Inc. -2002. - 5 p.

Статья поступила 16 марта 2007 г.

Ковалев Андрей Владимирович - кандидат технических наук, доцент кафедры конструирования электронных средств ТТИ ЮФУ. Область научных интересов: методы и средства автоматизированного проектирования заказных СБИС, асинхронные цифровые устройства, микроэлектроника.