Метод проектирования цифровых асинхронных устройств с малым энергопотреблением Текст научной статьи по специальности «Компьютерные и информационные науки»

УДК 621.3.049

А.В. Ковалев

МЕТОД ПРОЕКТИРОВАНИЯ ЦИФРОВЫХ АСИНХРОННЫХ УСТРОЙСТВ С

МАЛЫМ ЭНЕРГОПОТРЕБЛЕНИЕМ

В настоящее время разработчики интегральных устройств проявляют все больший интерес к асинхронным схемам, у которых отсутствуют проблемы с рассогласованием фронтов («гонок сигналов»), малая потребляемая мощность и легкость повторного использования. Асинхронные схемы позволяют разрабатывать системы нечувствительные к задержкам и нетребующие тщательной подгонки временных характеристик, что делает их применение перспективным для различных КМОП и будущих, еще неизвестных, технологий [1].

Асинхронные комбинационные схемы проектируются подобно синхронным схемам, но учет задержек в них достигается путем использования регистрирующих элементов, определяющих поступление новых данных или подтверждающих данные, установленные на выходе схемы. Такие элементы помогают сформировать асинхронный протокол обмена данными между компонентами проекта.

В докладе предлагается использование нового метода проектирования асинхронных элементов, позволяющего сократить число используемых транзисторов в проекте и повысить его быстродействие. В рамках данного метода необходимо отдельно проектировать схемы двух элементов для формирования сигналов DATA (Q1) и NULL (Q0) на основе таблицы истинности, описывающей функцию.

Этапы построения схемы:

- составляются последовательные цепочки транзисторов, устанавливающие элемент в состояние 0 для сигнала DATA (Q1), последовательно соединяются p-канальные транзисторы, соответствующие входным сигналам в состоянии 0 по таблице истинности, далее последовательные цепочки объединяются параллельно. На данном этапе строится часть схемы с именем «nulls to 0 of Q1»;

- тоже для «nulls to 0 of Q0»;

- тоже для «ones to 1 of Q1»;

- тоже для «ones to 1 of Q0».

Теоретически схема функции, сформированная подобным образом, может содержать любое количество входов.

Результаты моделирования показали, что в среднем для предложенных схем увеличение быстродействия достигает 10-40 % по сравнения со схемами NCL.

БИБЛИОГРАФИЧЕКСИЙ СПИСОК 1. Karl M. Fant and Scott A. Brandt. NULL Convention Logic. (Theseus Logic Inc. 1997). 35 pages.