Метод граничного сканирования для смешанных сигналов Текст научной статьи по специальности «Электротехника, электронная техника, информационные технологии»

Метод граничного сканирования

для смешанных сигналов

Ростислав ГРУШВИЦКИЙ

[email protected]

Игорь ИЛЬИН

[email protected]

Максим МИХАЙЛОВ

[email protected]

Описание принципов организации и функционирования интерфейса JTAG (метода граничного сканирования) и некоторых особенностей его реализации в цифровых проектах уже приводилось на страницах журнала, например в [1]. Там же перечислены источники, содержащие ответы на ряд вопросов, возникающих при желании ознакомиться с JTAG-интерфейсом. Более подробному изучению возможностей и правил использования JTAG может способствовать информация, изложенная в [2]. Вместе с тем приходится признать, что количество публикаций, особенно на русском языке, подробно и доходчиво излагающих этот круг вопросов, очень мало. Отечественной литературы, освещающей возможные и допустимые варианты решения сходных проблем для систем, содержащих не только цифровые, но и аналоговые сигналы (систем со смешанным представлением сигналов), практически нет. Авторы надеются, что данная публикация в какой-то мере позволит повлиять на сложившуюся ситуацию. Представляется, что количество отечественных разработок, опирающихся на современные средства проектирования, зависит от многих факторов, но не в последнюю очередь определяется освещенностью в различных источниках информации.

Годы, прошедшие с момента появления первых средств тестирования цифровых устройств, основанных на методах граничного сканирования (ГС), продемонстрировали все достоинства таких решений. Построение электронной продукции, ориентируясь на идеи этого подхода, положительно сказывается на всех этапах ее существования, будь то проектирование, создание тестовых или промышленных образцов, испытание в составе вновь созданной аппаратуры или диагностика и тестирование в условиях штатной эксплуатации продукции. Ограничения, определяемые первым стандартом [3], снимаются при переходе к новым. Предлагаемый читателям ряд статей предназначен для сокращения существующего разрыва между методами, применяемыми разработчиками в настоящее время и теми решениями, которые могут оказаться более перспективными.

При этом следует учесть, что многие из этих решений уже заложены в закупленные разработчиками и установленные на проектируемые платы интегральные схемы. Настоящая статья посвящена рассмотрению метода граничного сканирования для смешанных сигналов, опирающегося на новый специальный стандарт [4].

Введение

Термин «JTAG интерфейс», в отличие от трактовки, принятой для общеупотребительного понятия и соответственно термина

«интерфейс», вышел за стандартные рамки «средств, обеспечивающих совместимость устройств, обменивающихся информацией» и объединил в одном термине два различных понятия. Метод обмена информацией, принятый в последовательности приборов, соединенных в последовательную (дейзи) цепочку, и метод граничного сканирования, который в принципе мог бы поддерживаться многими другими методами обмена. Подобное объединение двух не обязательно связанных понятий и сейчас порождает неопределенность при чтении технической документации на ту или иную БИС. То, что прибор поддерживает стандарт 1149.1 (JTAG-интерфейс), всегда говорит о поддержке транспортного механизма стандарта, но отнюдь не всегда соответствует утверждению о поддержке методов граничного сканирования.

Именно поэтому авторы постарались выделить в стандарте часть, связанную с механизмами организации обмена информацией (транспортный аспект стандарта) и часть, непосредственно определяющую принятую в стандарте методику организации тестирования прохождения сигналов через границу кристалла в различных направлениях (тестовый аспект стандарта 1149.1).

Транспортный аспект исходного стандарта JTAG-интерфейса (IEEE 1149.1) позволил стандартизировать, во-первых, обмен информацией с БИС, входящими в JTAG-цепочку, а во-вторых, способ исполнения передаваемых команд (не обязательно связанных

с тестированием) JTAG-контроллерами цепочки БИС.

В результате средства интерфейса оказались прекрасным инструментом для создания расширенных версий JTAG-интерфейса (enhanced JTAG interface), позволив тем самым применить многие идеи стандарта не только для тестирования, но и для решения широкого круга других задач.

Возможность обеспечить адресный прием или передачу информации для любой БИС, входящей в состав JTAG цепочки, и одновременное указание о выполнении в них тех или иных операций породила различные направления расширения JTAG-интерфейса. Основными направлениями здесь являются:

• программирование любого устройства, предусматривающего такие функции;

• отладка внутрикристальных ресурсов ИС различного назначения;

• тестирование не только цифровой, но произвольной смеси цифровой и аналоговой части;

• тестирование свойств цепей соединений различных стандартов, в том числе и двухпроводных.

Запись информации из компьютера (или специализированного устройства) в ЗУ, уже помещенное на печатную плату, привело к введению специального термина для такой возможности применения — внутрисхемное программирование (In System Programmability, ISP). JTAG-интерфейс предоставляет прекрасную возможность поддержки методов внут-

рисхемного программирования, то есть настройки программируемого элемента без необходимости его физического извлечения из системы. При этом совершенно безразлично, является ли ЗУ памятью команд МП или памятью конфигурации ПЛИС. В том случае, если речь идет о памяти конфигурации ПЛИС, то для такого применения JTAG-интерфейса вводится термин «внутрисхемное конфигурирование» (In System Сonfigurability, КС). И, наконец, если БИС программируемой логики расположена на плате расширения с интерфейсом PCI (поскольку среди внешних выводов таких плат стандартом PCI предусмотрено наличие контактов JTAG), то появляется возможность изменять конфигурацию устройства, не вынимая самой платы из компьютера (In Site Programmability, ISP).

Использование JTAG-интерфейса для программирования запоминающих устройств различного типа действия и целевого назначения могло получить широкое распространение, только будучи подкрепленным стандартом. Эту задачу взял на себя стандарт IEEE 1532-2002 «Standard for In-System Configuration of Programmable Devices» [5]. В нем стандартизуется прежде всего структурная и аппаратная организация программирующей части БИС. Кроме того, стандарт расширил для целей внутрисистемного программирования формат файлов BSD (Boundary Scan Description), что позволило программировать интегральные схемы памяти, включенные в состав JTAG цепочек. Понятие BSD-файлов было введено еще в стандарте IEEE 1149.1 и определяло файл, содержащий всю информацию, связанную с тестовой структурой описываемой им БИС. Ответственность за выпуск BSD-файлов берут на себя фирмы — изготовители соответствующих БИС. Стандартизация формы и содержания BSD-файлов позволяет автоматизировать процедуру создания и исполнения тестовых программ третьими фирмами. Средства и методы программирования, предусматриваемые этим стандартом, должны рассматриваться отдельно.

Интеграция все больших ресурсов в рамках одной отдельно взятой ИС делает практически невозможной отладку современных проектов традиционными средствами, на основе старых методик. Скорее всего, разработчики всегда будут стремиться сохранить привычную им методику отладки. Большинство хотело бы увидеть на экране отображающего устройства того или иного типа изменение во времени ряда интересующих разработчика сигналов, начиная от выбранного момента времени (события и т. д.), с достаточной для понимания сути протекающих процессов детализацией этого изменения. Наблюдаемые сигналы при этом должны быть легко доступны. Лучше всего, если они будут присутствовать на крупных и неизолированных площадках. Интеллектуальные устройства фиксации и наблюдения должны

иметь высокую степень временного и амплитудного разрешения. Если вопрос о приобретении подобных устройств с высокими технологическими параметрами является вопросом, решаемым при выделении соответствующих денежных ресурсов (стоимость подобных установок может составлять сотни тысяч долларов), то вопрос наблюдаемости сигналов внутренних узлов проекта остается открытым.

Проблемы возникают, во-первых, в связи с тем, что сложность проектов увеличивается в геометрической прогрессии по всем параметрам (в том числе и по количеству используемых средств), а во-вторых, потому, что все время в новых семействах ИС добавляются новые типы ресурсов различного принципа действия и назначения. И, наконец, не стоит забывать о том, что все время возрастает скорость работы внутренних узлов БИС.

Источником проблем становится недоступность для наблюдения большинства внутренних узлов проекта. Недоступность узлов не стоит понимать буквально. Конечно, видоизменив схему, всегда можно вывести интересующий разработчика сигнал на внешний контакт. Но при этом схема уже будет видоизменена. При сложности современных проектов в несколько сотен тысяч вентилей (время компиляции проектов может измеряться часами), при числе внешних контактов, приближающихся к тысяче, вопрос просмотра всех интересующих разработчика сигналов на внешних контактах становится невозможным из-за времени, требуемого для организации подобного просмотра. Профессионализм современного разработчика при сохранении старых подходов к организации тестирования, как правило, не позволит получить протестированный проект за отводимые сроки. Приведем простой пример: при отладке процессора Pentium IV моделировалось 200 000 000 000 циклов, для реального процессора это соответствовало двум минутам работы при тактовой частоте 1 ГГц. Поэтому недоступность, прежде всего, следует понимать как невозможность по внешней реакции проекта судить о месте и причине дефекта разработки. Зачастую дефект при запланированных тестах вообще является ненаблюдаемым по внешнему поведению.

Еще одна проблема связана с постоянным ростом частот работы внутренних цепей ИС и резким снижением допустимого быстродействия сигналов этих цепей при передаче их на внешние контакты. Стоимость средств испытания сложных быстродействующих проектов непрерывно растет и может составлять значительную часть общих затрат на проектирование. Поэтому совершенно естественен поиск альтернативных вариантов средств тестирования, которые были бы дешевыми, но при этом сохраняли свойства, необходимые разработчику.

Существует два основных приема упрощения процедуры отладки: первый метод состо-

ит в окружении внутренних блоков ИС ячейками граничного сканирования, суть второго метода отладки состоит в помещении внутри отлаживаемой схемы своего рода логического анализатора, соединенного с управляющей испытаниями системой посредством специализированного интерфейса. Работу этого анализатора с отладочным средством (чаще всего это персональный компьютер) целесообразно организовывать, опираясь на возможности, предоставляемые транспортным механизмом JTAG-интерфейса. Обмен информацией с фрагментами БИС, предназначенными для отладки схем, расположенных внутри кристалла, позволяет говорить о внутрисхемной или внутрикристальной отладке. Анализ этих методик и типовые применяемые для этого подхода средства читатель может найти в [6].

Хотя стандарт IEEE 1149.1-1990 исходно не накладывал ограничения на типы используемых сигналов, методы граничного сканирования хорошо работали только с цепями, содержащими цифровые элементы и работающими в соответствии со стандартами TTL и CMOS. Методы продолжают работать и при понижении питающих напряжений у ИС, что привело к распространению стандартов ввода-вывода с пониженным напряжением, например, и LVCMOS. Однако ситуация

постоянно изменяется. Современные сложные ПЛИС предусматривают поддержку более чем 20 стандартов только цифрового ввода-вывода. В перспективных сложных схемах постоянно увеличивается доля контактов, связанных с передачей или приемом аналоговой информации (вплоть до 50% от общего числа контактов). Постоянное повышение скоростей обмена информацией между отдельными ИС печатных плат требует от разработчиков БИС поиска решений, допускающих такое повышение.

Одним из последствий уменьшения геометрических размеров элементов печатных плат является увеличение паразитных емкостей и индуктивностей. Вместе с тем происходит постоянное увеличение скорости коммутации сигналов — повышается быстродействие как внутри БИС, так и снаружи. Одновременно с этим уменьшаются уровни передаваемых сигналов. Результатом сказанного является увеличение перекрестных помех, электромагнитных наводок и возникновение паразитных колебаний из-за несогласованности волновых характеристик линий связи. Общим результатом является уменьшение помехоустойчивости системы.

Одним из наиболее часто используемых разработчиками вариантом сохранения характеристик линий связи является переход на дифференциальные сигнальные пары. При дифференциальных связях приемник подавляет синфазные составляющие сигнала и регистрирует лишь разность напряжений в обеих линиях связи. Платой за повышение скорости является не только необходимость

прокладывать не одну линию соединений, а две, но и необходимость введения определенного количества дополнительного оборудования. Например, внутри БИС приходится устанавливать схемы преобразования дифференциальных сигналов в униполярные и наоборот.

Простое применение дифференциальных пар не даст полного решения проблем помехоустойчивости, если не будет обеспечено согласование параметров входных и выходных каскадов ИС и связующих их цепей. Типовым решением согласования параметров дифференциальных связей является установка специальных согласующих элементов (как правило, резисторов определенных номиналов). Необходимость установки достаточно большого количества таких элементов на печатной плате заставила разработчиков современных БИС включать такие согласующие резисторы в состав программируемых параметров БИС под названием «терминальные» элементы. Включение «терминальных» элементов в состав БИС существенно упрощает проектирование печатных плат, но одновременно затрудняет тестирование дифференциальных соединений и проверку реальной помехоустойчивости системы при таких соединениях. Использование стандарта IEEE 1149.4 позволяет достаточно точно определить параметры каскадов ИС для правильного согласования линий передач.

В старом стандарте не затрагивались задачи тестирования аналоговых и дифференциальных сигналов. Необходимость тестирования сигналов этих типов и явилась одной из причин разработки новых стандартов. Важность разрешения проблем, связанных с расширением доли аналоговых цепей в современных системах, диктуется также и тем, что разработка аналоговых фрагментов требует значительно большей квалификации проектировщиков, а отладка подобных фрагментов характеризуется исключительной сложностью.

Задача структурного и параметрического тестирования систем, содержащих цифровые и аналоговые элементы и их соединения, решается стандартом IEEE 1149.4-1999 и подробнее рассматривается в настоящей статье. Подробное изложение возможностей стандарта читатель может найти в сборнике [7]. Невозможность в рамках одного стандарта решить все проблемы и требование более тщательного анализа такого рода цепей способствовало продолжению работ в направлении создания новых стандартов. Результатом явилось появление еще одного стандарта IEEE 1149.6-2003 «Standard for Boundary-Scan Testing of Advanced Digital Networks»[8], целевым назначением которого как раз и является обеспечение более детального параметрического тестирования соединений для дифференциальных подключений. Краткое изложение расширений стандарта IEEE 1149.1-1990 читатель может найти в [9].

Средства тестирования систем со смешанными видами информации

В отличие от чисто цифровых систем, компоненты реальных устройств чаще обмениваются сигналами различных типов (аналоговыми и цифровыми). Поскольку стандарт IEEE 1149.4 является подмножеством и дальнейшим развитием стандарта IEEE 1149.1, изложенный ниже материал предполагает знание исходного стандарта и не повторяет совпадающие положения. Для тестирования цепей, объединяющих такие типы сигналов в основные схемы ИС, необходимо внести определенные изменения, которые схематично приведены на рис. 1:

• контакты для цифровых компонентов (помечаемые символом D), которые могут как соответствовать (рис. 1б, в), так и не соответствовать стандарту IEEE 1149.1-1990 (рис. 1а);

• контакты для сигналов со смешанным (цифровым и аналоговым) представлением (помечаемые символом D или A), которые могут соответствовать или не соответствовать стандарту IEEE 1149.4-1999 « Standard for a Mixed-Signal Test Bus» (рис. 1г);

• контакты для аналоговых компонентов (помечаемые символом A), которые могут представлять собою как вывод простого

транзистора, так и выход сложного операционного усилителя или другой комплексной цепи обработки сигналов, которые имеют малую вероятность содержать какие-либо встроенные средства (рис. 1д);

• контакты для дифференциальных сигналов (помечаемые символом R) (рис. 1е);

• контакты с дискретными элементами (помечаемые символом ф, такими как подтягивающие к питанию резисторы или развязывающие конденсаторы, которые не предполагают наличия каких-либо специальных встроенных тестирующих средств.

Осуществление тестирования предполагает дополнительное включение в схемы специальных аналоговых переключателей и ячеек, которые смогут получать или выдавать соответствующие сигналы (рабочие, тестовые стимулы или реакции). Более подробное рассмотрение устройства и работы этих цепей и составляет основное содержание данной работы.

Рассмотрим подробнее организацию сканирования в ИС для смешанных сигналов

Для компонентов смешанной природы JTAG-цепочка внешне претерпела незначительные изменения. На рис. 2 приведен пример цепочки из ИС D1, D3 и D4, поддерживающих традиционное JTAG-тестирование в рамках стандарта IEEE 1149.1-1990 и ИС D2 и D5, поддерживающих расширенное JTAG-тестирование в соответствии со стандартом IEEE 1149.4-1999. Традиционные сигналы

Рис. 1. Ресурсы ГС для тестирования сигналов а, б, в — цифровых; г — смешанных; д — аналоговых; е — дифференциальных

Граница кристалла

L)

S

ID

DBM

О- DBM

TDI

Р-

TCK[^J-

tms О-

TRST Г1"^

т

Тестовые данные

АВ1

TBIC Интерфейсная схема тестовой шины

АВМ

АВМ

АВ2

Схема управления JTAG-интерфейсом

_п

ТАР Controller I

►ch

Hzbl АТ! -СрАТ2

TDO

Рис. 3. Организация ИС в стандарте IEEE 1149.4

TDI

От контактов и ядра БИС

Регистр пропуска (BYPASS)

Фиксация

команды

1-разрядный регистр

А

Сдвиг

ffrrrfrrrfrrr DR

п-разрядныи регистр данных (TBIC, DBM..., АВМ)

А

Регистр-защелка дешифратора команд

/I

А—А~

m-разрядныи регистр команд

TMS ---------

ТСК _________

TRST----------

ТАР Controller

К основным схемам БИС и контроллера

MUX

TDO

— Сдвиг

— Фиксация данных

— Фиксация команд

— Захват

— Тестирование

Рис. 4. Регистровая структура JTAG-интерфейса

JTAG-интерфейса — TMS, TCK, TDI, TDO и, возможно, nTRST — подключают цепочку тестируемых компонентов к измерительному прибору. Для обеспечения аналогового тестирования в транспортный механизм JTAG-интерфейса каждой ИС, поддерживающей расширенный стандарт, добавлено два дополнительных контакта AT1 и AT2, которые для всех схем цепочки должны подсоединяться к измерительному прибору (количество этих сигналов не ограничено стандартом и при необходимости может быть увеличено разработчиком ИС). Основные изменения коснулись регистровой структуры ячеек граничного сканирования. Поскольку содержимое BSD-файлов учитывает эти изменения, то «старое» программное обеспечение (соответствующее стандарту IEEE 1149.1) измерительного прибора будет корректно работать только с дискретными сигналами. Для полного использования возможностей нового стандарта должно устанавливаться новое программное обеспечение.

Основные блоки ИС, поддерживающей JTAG-тестирование в рамках стандарта IEEE 1149.4-1999, показаны на рис. 3. Базовая регистровая структура такой ИС может иметь вид, приведенный на рис. 4. Прежде всего, у таких схем должны иметься контакты смешанных сигналов и схемы, обеспечивающие решение задачи сканирования для смешанных сигналов.

Название и, частично, выполняемые функции сканирующих схем для дискретных сигналов изменились (вместо BSC-ячейки граничного сканирования в стандарте используется аббревиатура DBM — Digital Boundary Module). Их функционирование и использо-

вание при тестировании одиночных дискретных сигналов не изменились. Для аналоговых сигналов добавился новый тип ячеек (вместо BSC в стандарте используется аббревиатура ABM — Analog Boundary Module). Их функционирование и назначение даже для одиночных сигналов должно учитывать иную природу информации в сканируемых точках. Модуль ABM отличается от BSC стандарта IEEE 1149.1 прежде всего тем, что требует четырех битов для каждого контакта. Два бита модуля ABM по назначению и использованию совпадают с соответствующими битами модулей BSC, а два других предназначены для управления аналоговыми переключателями. Количество модулей BSC в зависимости от функционального назначения цифрового контакта (входной, выходной, или двунаправленный) для старого стандарта требовалось от одного до трех, кроме того, ступень корректирующих триггеров не являлась обязательной. Количество требуемых модулей DBM или ABM зависит от их функционального назначения в современных схемах тестирования и будет рассмотрено ниже.

Тестирование дифференциальных соединений

Стандарт добавил следующую возможность — модуль DBM определен для дифференциальных логических контактов и для аналого-цифрового межкристального интерфейса. Аналоговый модуль (ABM) более сложен, чем модуль DBM, но может использоваться вместо цифрового модуля. для контроля цифровых сигналов. Сложность аналогового модуля предопределяет

его более широкие возможности для тестирования сигналов любой природы. При проектировании ИС с контактами дифференциальных пар разработчик может выбрать различные схемные варианты подключения дискретных модулей. В стандарте IEEE 1194.4 предполагается использование двух типов DBM: control-and-observe1 DBM или observe-only2 DBM. Как уже отмечалось, модуль DBM аналогичен модулю BSC стандарта IEEE 1149.1. Также как модуль BSC, модуль control-and-observe DBM может: установить логическое значение 0 или 1, зафиксировать в регистре значение сигнала (входного, корректирующего или выходящего из ядра ИС), установить выходной контакт в высокоимпеданс-ное Z-состояние. Модуль Observe-only DBM отличается от DBM предыдущего типа тем, что не имеет корректирующего триггера (update trigger) и поэтому не может влиять на соединение логики схемы и системного контакта. Под корректирующим триггером понимается второй (тот, что стоит сразу за capture-триггером) триггер ячейки граничного сканирования.

Для тестирования соединений, подключенных к выходным контактам дифференциальных пар, в действительности потребуется три модуля DBM (рис. 5а, б). Для работы с соединениями, подключенными к входным контактам дифференциальных пар, также потребуется три модуля DBM (рис. 6а). Наличие двух типов модулей DBM позволяет разработчику построить схему, в наибольшей степени ориентированную на конкретное приложение.

1 Управление и наблюдение.

2 Только наблюдение.

DBM ( \

или ( Ядро ИС )

O-DBM V J

DBM

или

O-DBM

DBM

или

O-DBM

С

U

n

J L

ABusI ABus2

E

-5V-

H

Ядро ИС

Ядро ИС

Рис. S. Выходные цепи ГС для дифференциальных пар

При включении модуля первого типа (сопПо1-ап^оЬ8егуе DBM) между двумя точками испытуемой схемы можно обеспечить разрыв электрического соединения, а второй тип модуля лишен этой возможности. Поэтому с позиций тестирования возможности схем «б» и «в» различны. Схема «б» используется в тех случаях, когда соединения контактов «+» и «-» предполагается контролировать только индивидуально, а схема «в» допускает тестирование соединений, подключенных к контактам дифференциальных пар не только как отдельные подключения, но и тестировать работоспособность функционального блока, содержащего оба соединения.

Для соединений аналого-цифрового интерфейса с каждым контактом ИС использование модуля сопПо1-ап^оЬ8егуе DBM

необходимо только в том случае, если JTAG-интерфейс ИС должен поддерживать команды INTEST или RUNBIST, в противном случае его применение является необязательным и можно использовать модуль observe-only DBM. ■

Продолжение следует

Литература

1. Каршенбойм И. Виртуальные кнопки и светодиоды, или Неизвестное обо всем известном JTAG сканировании // Компоненты и технологии. 2005. № 7.

2. Грушвицкий Р. И., Мурсаев А. Х., Угрюмов Е. П. Проектирование систем на микросхемах с программируемой логики. — СПб.: БХВ-Петербург. 2002.

3. IEEE Std 1149.1-1990, IEEE Standard Test Access Port and Boundary-Scan Architecture

4. IEEE Std 1149.4-1999 IEEE Standard for a Mixed-Signal Test Bus.

5. IEEE Std 1532™-2002 (Revision of IEEE Std 1532-2001) 1532TM IEEE Standard for In-System Configuration of Programmable Devices

6. Грушвицкий Р. И., Мурсаев А. Х., Угрюмов Е. П. Проектирование систем на микросхемах с программируемой структурой. — 2-е изд., перераб. и доп. — СПб.: БХВ-Петербург. 2006.

7. Analog and Mixed-Signal Boundary-Scan A guide to IEEE 1149.4 Test Standard Edited by Adam Osseiran: — Kluwer Academic Pablishers, 1999.

8. IEEE Std 1149.6 -2003 IEEE Standard for Boundary-Scan Testing of Advanced Digital Networks

9. Collins P. Extensions to the IEEE 1149.1 boundary-scan standard // Electronic Design News. 2005. — September 15. — P. 81.