CC BY
171121
компоненты плис
Продолжение. Начало в № 4'' 2011
Инструментальные средства отладки устройств цифровом обработки сигналов,
проектируемых на основе ПЛИС FPGA фирмы Xilinx серий Virtex-6 и Spartan-6
Валерий ЗОТОВ
walerry@km.ru
Кроме специализированных отладочных средств, представленных в предыдущих частях статьи, компания Avnet предлагает инструментальные комплекты на основе кристаллов программируемой логики фирмы Xilinx серий Spartan-6 и Virtex-6. Они предназначены для разнообразных областей применения, в том числе и для реализации устройств цифровой обработки сигналов. Отладочные платы, входящие в состав этих комплектов, обладают не столь внушительными функциональными возможностями, как специализированные модули, рассмотренные ранее, но отличаются существенно меньшей стоимостью. При этом наличие разъемов расширения мезонинного типа, соответствующего спецификации стандарта FMC, позволяет легко адаптировать эти инструментальные модули общего назначения для решения задач аппаратной отладки устройств ЦОС. Пятая часть статьи знакомит с функциональными возможностями инструментального комплекта общего назначения Xilinx Virtex-6 LX130T Evaluation Kit, который можно эффективно применять совместно с модулями АЦП и ЦАП для разработки и последующей отладки устройств цифровой обработки сигналов.
Назначение и состав инструментального комплекта Xilinx Virtex-6 LX130T Evaluation Kit
Этот инструментальный комплект представляет собой полный набор аппаратных и программных средств, предназначенных для осуществления процессов сквозного проектирования и верификации цифровых устройств различного назначения, реализуемых на базе кристаллов программируемой логики семейств Virtex-6 LXT и Virtex-6 SXT. Объем ресурсов, высокое быстродействие и конструктивное исполнение отладочного модуля, являющегося основным компонентом этого комплекта, позволяют эффективно использовать его для прототипирования разрабатываемых устройств, в том числе и систем цифровой обработки сигналов.
Отладочный комплект Xilinx Virtex-6 LX130T Evaluation Kit включает в себя:
• плату инструментального модуля Xilinx Virtex-6 LX130T Evaluation Board;
• сетевой адаптер с выходным постоянным напряжением 12 В, применяемый в качестве исходного источника питания отладочного модуля;
• лицензионный ваучер для полнофункциональной версии системы проектирования ISE Design Suite в редакции Logic Edition (для кристалла XC6VLX130T).
В составе редакции Logic Edition САПР ISE Design Suite представлены следующие компоненты:
• полный пакет проектирования цифровых устройств и конфигурирования кристаллов программируемой логики ISE Foundation [5], включающий программу HDL-моделирования ISE Simulator;
• инструменты дополнительного анализа результатов синтеза и последующей оптимизации процессов размещения и трассировки проектов в кристаллах PlanAhead Design and Analysis Tool;
• комплекс инструментов внутрикристальной аппаратной отладки цифровых устройств и встраиваемых микропроцессорных систем, разрабатываемых на базе ПЛИС с архитектурой FPGA ChipScope Pro и ChipScope Pro Serial I/O Toolkit [8].
Несмотря на отсутствие специальных инструментов проектирования устройств цифровой обработки сигналов System Generator for DSP, предлагаемая редакция САПР ISE Design Suite позволяет осуществлять разработку систем ЦОС, используя для этой цели набор IP-ядер, поддерживаемых средствами CORE Generator и Architecture Wizard [55, 56].
Вся необходимая документация на инструментальный модуль Xilinx Virtex-6 LX130T Evaluation Board и типовые проекты, разработанные для этого модуля, доступна на Web-странице компании Avnet (www.em.avnet.com) в разделе Design Resource Center после выполнения процедуры бесплатной регистрации или авторизации (для зарегистрированных пользователей).
Основные характеристики инструментального модуля Xilinx Virtex-6 LX130T Evaluation Board
Возможности отладочного модуля Xilinx Virtex-6 LX130T Evaluation Kit имеют следующие особенности:
• Использование в качестве главного компонента инструментального модуля кристалла программируемой логики семейства Virtex-6 LXT, объем логических и специализированных ресурсов которого в сочетании с высоким быстродействием создает предпосылки для реализации и отладки высокоскоростных устройств цифровой обработки сигналов, а также встраиваемых микропроцессорных систем на основе конфигурируемых 8-разрядных ядер семейства PicoBlaze [6, 57, 58] и 32-разрядных ядер семейства MicroBlaze [6, 59].
• Применение внешнего (по отношению к ПЛИС) элемента синхронной динамической оперативной памяти SDRAM с удвоенной скоростью передачи данных и интерфейсом DDR3 емкостью 128 Мбайт, который дополняет внутренние ресурсы блочной памяти Block RAM используемого кристалла программируемой логики.
• Присутствие на плате элемента параллельного Flash ППЗУ емкостью 32 Мбайт, который может выполнять функции энергонезависимой памяти данных в разрабатываемых системах и конфигурационного запоминающего устройства для ПЛИС семейства Virtex-6 LXT.
• Наличие в составе модуля всех необходимых компонентов, предоставляющих возможность прототипирования и аппаратной отладки цифровых устройств с контроллерами интерфейсов 10/100/1000 Ethernet и RS-232.
• Поддержка полнофункциональной реализации интерфейса PCI Express x4 в проектируемом устройстве, обеспечивающая возможность его использования в составе высокопроизводительных систем обработки данных.
Подключение последовательных муль-тигигабитных приемопередатчиков RocketЮ GTX используемого кристалла программируемой логики к высокочастотным разъемам SMA и разъему порта SFP позволяет осуществлять аппаратную отладку проектируемых устройств, в которых применяется высокоскоростная передача данных.
Применение разъема расширения, соответствующего спецификации FMC ОТ^ предоставляет возможность подключения внешних модулей, выполняющих различные функции, в том числе и операции аналого-цифрового и цифро-аналогового преобразования сигналов. Комплексная система генерации тактовых сигналов, формирующая совокупность однополюсных и дифференциальных сигналов синхронизации для всех компонентов инструментального модуля.
• Наличие на плате элементов индикации и управления, включающих кнопочные и DIP-переключатели, облегчает процесс отладки и контроль функционирования разрабатываемых устройств.
• Встроенная схема питания, вырабатывающая совокупность уровней напряжений, требуемых для нормального функционирования всех компонентов отладочного модуля.
• Конструктивное исполнение инструментального модуля в форм-факторе карты PCI Express предоставляет возможность аппаратной отладки разрабатываемых устройств непосредственно в составе комплексов, для которых они предназначены.
Архитектура инструментального модуля Xilinx Virtex-6 LX130T Evaluation Board
Конструктивное исполнение инструментального модуля Xilinx Virtex-6 LX130T Evaluation Board показано на рис. 46.
Структурное представление архитектуры этого отладочного модуля приведено на рис. 47.
В составе архитектуры инструментального модуля Xilinx Virtex-6 LX130T Evaluation Board можно выделить следующие основные функциональные блоки:
• Кристалл программируемой логики XC6VLX130T семейства Virtex-6 LXT в корпусе FFG784 с шариковыми выводами, логические и специализированные ресурсы которого конфигурируются соответствующим образом для реализации функций проектируемого устройства цифровой обработки сигналов.
• Интерфейсный блок.
Интерфейсный блок
Порт интерфейса PCIe х4
Порт интерфейса SFP
Порт GTX с разъемами SMA
Разъем порта Ethernet
Модуль физического уровня интерфейса 10/100/1000 Ethernet PHY
Разъем USB
Разъем порта RS-232
Мост USB-RS232
Схема преобразования уровней сигналов интерфейса RS-232
Элемент управления и индикации
Блок кнопочных переключателей
Блок DIP-переключателей
Блок светодиодных индикаторов
Разъем расширения FMC HPC
ПЛИС FPGA Virtex-6 LXT XC6VLX130T FFG784
Г'
Блок конфигурирования
Разъем порта JTAG-интерфейса
Элемент конфигурационной Flash-памяти
Модуль памяти
Элемент параллельной Flash-памяти 32 Мбайта
Блок оперативной памяти 128 Мбайт DDR3 SDRAM
Г '
Блок синхронизации
Кварцевый генератор 100 МГц
Высокочастотные разъемы типа SMA
Панель для установки кварцевого генератора в DIP-корпусе
Программируемый синтезатор тактовых сигналов LVDS
3,3 В 2,5 В 1,8 В 1,5 В 1,2 В 1,0 В 0,75 В
Схема формирования напряжений питания
Рис. 47. Структурное представление архитектуры отладочного модуля Xilinx Virtex-6 LX130T Evaluation Board
114 компоненты плис
Рис. 48. Подключение высокоскоростных приемопередатчиков RocketIO GTX ПЛИС XC6VLX130T в инструментальном модуле Xilinx Virtex-6 LX130T Evaluation Board
• Блок внешней памяти.
• Схема конфигурирования ПЛИС.
• Блок синхронизации.
• Элементы управления и индикации.
• Разъем расширения, соответствующий
спецификации стандарта FMC HPC.
• Встроенная схема формирования питающих напряжений.
Кристалл XC6VLX130T, который является главным элементом рассматриваемого отладочного модуля, содержит 128 000 логических ячеек Logic Cells, 264 модуля блочной памяти Block RAM суммарной емкостью 9504K, 480 аппаратных секций цифровой обработки сигналов DSP48E1, 4 аппаратных блока 10/100/1000 Мбит/с Ethernet MAC, 2 аппаратных модуля PCI Express, 20 последовательных высокоскоростных приемопередатчиков RocketIO GTX и 5 блоков управления синхронизацией Clock Management Tiles (CMT) [3, 22-35]. Совокупность логических и специализированных аппаратных ресурсов этой ПЛИС позволяет использовать ее для реализации алгоритмов цифровой обработки сигналов с различной организацией выполнения операций.
Интерфейсный блок инструментального модуля Xilinx Virtex-6 LX130T Evaluation Board образуют компоненты, которые могут потребоваться для полнофункциональной реализации интерфейсов PCI Express x4, SFP, Ethernet 10/100/1000 и RS-232. Контроллеры большинства из этих интерфейсов выполняются на основе соответствующих специализированных ресурсов кристалла программируемой логики XC6VLX130T. При этом для организации интерфейсов PCI Express x4, SFP и Ethernet 10/100/1000 задействуются также последовательные высокоскоростные приемопередатчики RocketIO GTX. На рис. 48 показана схема подключения мультигигабитных
и
О. X
о
приемопередатчиков ПЛИС XC6VLX130T в составе рассматриваемого инструментального модуля.
Для реализации интерфейса Ethernet 10/100/1000 в состав интерфейсного блока отладочного модуля Xilinx Virtex-6 LX130T Evaluation Board включена микросхема физического уровня этого интерфейса DP83865DVH, которая производится фирмой National Semiconductor, кварцевый генератор с частотой 25 МГц и разъем со встроенной схемой индуктивной связи и светодиодными индикаторами. Контроллер интерфейса Ethernet 10/100/1000 в рассматриваемом инструментальном модуле выполнен по той же схеме, что и на отладочной плате Xilinx Spartan-6 LX150T Development Board, которая была представлена в первой части статьи (рис. 4, КиТ № 4, 2011, стр. 71).
Схема асинхронного последовательного интерфейса RS-232 включает в себя микро-
sfp_td1_p sfp_td1_n sfp_rd1_p sfp_rd1_n
схему MAX3222CDB фирмы Maxim Integrated Products и соответствующий разъем. Микросхема MAX3222CDB обеспечивает согласование уровней входных и выходных сигналов с электрическими характеристиками интерфейса RS-232. Для подключения внешних устройств к этому интерфейсу применяется стандартный 9-контактный разъем DB9. В состав интерфейсного блока инструментального модуля Xilinx Virtex-6 LX130T Evaluation Board входит также мост USB-RS232, который выполнен на основе микросхемы CP2102 компании Cypress Semiconductor. Сопряжение с внешними устройствами через этот мост осуществляется с помощью разъема USB Type-B, установленного на отладочной плате.
Для использования порта интерфейса SFP в отлаживаемых устройствах в составе рассматриваемого инструментального модуля предусмотрен разъем 1367073-1 компании AMP, соответствующий международным соглашениям MSA (Multi-Source Agreement). Этот разъем предоставляет возможность подключения компактных модулей приемопередатчиков для организации высокоскоростного обмена данными в телекоммутационных системах. В настоящее время наиболее распространены модули SFP, предназначенные для осуществления приема и передачи данных по оптическим кабелям. Инструментальный модуль Xilinx Virtex-6 LX130T Evaluation Board поддерживает совместное использование приемопередатчиков, соответствующих промышленному стандарту SFP, скорость передачи данных в которых может достигать 3,75 Гбит/с. Схема сопряжения разъема, предназначенного для подключения указанных приемопередатчиков, с выводами кристалла программируемой логики XC6VLX130T изображена на рис. 49.
Блок внешней памяти отладочного модуля Xilinx Virtex-6 LX130T Evaluation Board платы содержит элемент параллельного Flash ППЗУ и внешнее высокоскоростное ОЗУ. Кроме того, к этому же блоку может быть
Û.
GbE
sfp_tr1 _rateselect sfp_tr1 _moddef2 sfp_tr1_moddef1 sfp_tr1 _moddefo sfp_tr1_txfault
sfp_tri_los
Рис. 49. Схема сопряжения разъема SFP с выводами ПЛИС XC6VLX130T инструментального модуля Xilinx Virtex-6 LX130T Evaluation Board
<o > MGTTXP0
Ц MGTTXN0
ш ¡X MGTRXP0
f- сэ MGTRXN0
плис
Virtex-6
LX130T
FFG 784 О
<
U
a.
u.
Разъем модуля SFP
TD+ TD-RD+ RD-
8
Tx Disable Ц
Rate Select J
MOD-DEF(2) "
со
MOD-DEF(1) MOD-DEF(O) Tx Fault LOS
Рис. 50. Структурная схема блока внешней памяти инструментального модуля Xilinx Virtex-6 LX130T Evaluation Board
« L г e m -
ПЛИС
Virtex-6 LX130T
М2
М1
МО IN IT В
PROGRAM_B
CCLK
FPGA I/O
IO_L18P_24
ADDR[22:0]
FWE В
FOE В
FCS_B
Data[15:0]
FPGA I/O
FPGA I/O
FPGA I/O
pull-up
ППЗУ Xilinx Platform Flash XL (16 Мбайт)
VCCQ VCCQ VCCQ
READY_WAIT RPn
WPn Ln
Address[22:0]
Wn
Gn
En
Data[15:0]
ППЗУ Numnonyx 28F256P30 (32 Мбайт)
Data[15:0] VCCQ VCCQ
OEn VCCQ
WEn
Address[22:1] Address[23] Address[24] CSn
2,5 В
Рис. 51. Схема подключения элементов Flash-памяти в инструментальном модуле Xilinx Virtex-6 LX130T Evaluation Board
отнесен элемент конфигурационной Flash-памяти в случае использования его в качестве энергонезависимого ППЗУ данных и программ в разрабатываемых системах. Структурная схема блока внешней памяти рассматриваемого инструментального модуля и его сопряжения с кристаллом программируемой логики XC6VLX130T приведена на рис. 50.
Элемент параллельной Flash-памяти с информационной емкостью 32 Мбайт реализован на базе микросхемы PC28F256P30, выпускаемой компанией №топух. Для записи информации из ПЛИС в это ППЗУ и последующего чтения используется 16-разрядная шина данных. Детализированная схема под-
ключения элементов Flash-памяти в инструментальном модуле Xilinx Virtex-6 LX130T Evaluation Board показана на рис. 51.
Внешнее высокоскоростное ОЗУ информационной емкостью 128 Мбайт с организацией в виде восьми банков 8М х 16 разрядов выполнено на основе микросхемы синхронной динамической памяти DDR3 SDRAM MT41J64M16LA-15E фирмы Micron Technology, Inc. Шины данных, адреса и управления этой микросхемы подключены к пользовательским выводам кристалла программируемой логики XC6VLX130T, которые относятся к 26-му банку (Bank 26) и 36-му банку (Bank 36) блоков ввода/вывода. Напряжение питания выходных каскадов
этих блоков/вывода ПЛИС (VCCO) составляет 1,5 В, а опорное напряжение (VREF) — 0,75 В.
В состав схемы конфигурирования кристалла программируемой логики XC6VLX130T инструментального модуля Xilinx Virtex-6 LX130T Evaluation Board входит ППЗУ семейства Platform Flash XL XCF128XFTG64C, разъем порта JTAG-интерфейса, коммутационные перемычки, кнопка принудительной загрузки конфигурационной последовательности и светодиодный индикатор, уведомляющий об успешном завершении процесса загрузки конфигурационных данных в ПЛИС. Кристалл программируемой логики XC6VLX130T и разъем расширения, соответствующий спецификации стандарта FMC HPC, составляют единую цепочку периферийного сканирования, доступ к которой обеспечивает разъем порта JTAG-интерфейса. Этот разъем позволяет подключать универсальные загрузочные кабели Platform Cable USB II и Parallel Cable IV (PC IV) фирмы Xilinx для осуществления операций конфигурирования ПЛИС, периферийного сканирования и внутрикристальной отладки проектируемых устройств. Структурная схема цепочки периферийного сканирования рассматриваемого инструментального модуля выглядит так же, как и в отладочной плате Avnet Spartan-6/OMAP CoProcessing Development Board, рассмотренной в предыдущей части статьи (рис. 38, КиТ № 7, 2011, стр. 109). Загрузка конфигурационных данных в ПЛИС может производиться из ППЗУ семейства Platform Flash XL в режиме BPI или SelectMap, а также через порт JTAG-интерфейса. Выбор режима конфигурирования кристалла программируемой логики XC6VLX130T осуществляется с помощью коммутационных перемычек. Ячейки ППЗУ Platform Flash XL XCF128XFTG64C, которые не используются для хранения конфигурационной последовательности ПЛИС, могут выполнять функции энергонезависимой памяти данных и программного кода встраиваемых микропроцессорных систем, реализуемых на базе отладочного модуля.
Блок синхронизации инструментального модуля Xilinx Virtex-6 LX130T Evaluation Board составляют следующие компоненты: кварцевый генератор, панель для установки дополнительного кварцевого генератора в 4-контактном DIP-корпусе, четыре высокочастотных разъема типа SMA, программируемый синтезатор дифференциальных тактовых сигналов и аттенюатор джиттера. Структурная схема этого блока представлена на рис. 52.
Кварцевый генератор тактового сигнала с частотой 100 МГц формирует основной сигнал синхронизации для ПЛИС, который соответствует стандарту ввода/вывода LVTTL. Выход этого генератора сопряжен с одним из специальных выделенных выводов кристалла программируемой логи-
GBTCLK1 М2С Р
GBTCLK0_M2C_P
GBTCLK0_M2C_N
PCIe_RefClk_100_Р
PCIe_RefClk_100_N
CLK nCLK
ICS874003-05 MR
F_SEL0 F_SEL1 F SEL2
MGTREFCLK0PJ14
MGTREFCLK0N_114 4t > o'
MGTREFCLK1 Р_114 S О
MGTREFCLK1 N_114 MGTREFCLK0PJ16
MGTREFCLK0N_116 to >
MGTREFCLK1 P_116 3 a
MGTREFCLK1 N_116
MGTREFCLK0PJ15
MGTREFCLK0N_115 1П r §'
MGTREFCLK1 P_115 О
MGTREFCLK1 N_115
ПЛИС
Virtex-6
LX130T
FFG784
LVTTL OSC 100 МГц
LVTTL OSC Socket
Рис. 52. Структурная схема блока синхронизации инструментального модуля Xilinx Virtex-6 LX130T Evaluation Board
ки XC6VLX130T, что обеспечивает возможность генерации совокупности внутренних тактовых сигналов с помощью блоков управления синхронизацией CMT. Панель для установки дополнительного кварцевого генератора предоставляет возможность включения в состав блока синхронизации еще одного генератора в 4-контактном DIP-корпусе, вырабатывающего сигнал с требуемым значением частоты, характеристики которого соответствуют стандарту ввода/вывода LVTTL. Этот сигнал также можно использовать для формирования внутренних сигналов синхронизации ПЛИС с применением блоков управления синхронизацией CMT.
Программируемый синтезатор дифференциальных тактовых сигналов, выполненный на основе микросхемы MAX3674 компании Maxim Integrated Products, вырабатывает сигналы синхронизации, соответствующие спецификации стандарта LVDS. Эти сигналы предназначены, прежде всего, для тактирования высокоскоростных последовательных приемопередатчиков RocketIO GTX кристалла программируемой логики XC6VLX130T. Значение частоты сигналов, формируемых программируемым синтезатором, можно выбирать в диапазоне от 21,25 до 1360 МГц. Длительность фронта и спада синтезируемых сигналов не превосходит 340 пс. Структурная схема программируемого синтезатора дифференциальных тактовых сигналов инструментального модуля Xilinx Virtex-6 LX130T Evaluation Board показана на рис. 53.
Для выбора значения частоты синтезируемых дифференциальных сигналов
синхронизации используются три DIP-переключателя. Программируемый синтезатор МАХ3674 формирует две дифферен-
циальные пары выходных сигналов, одна из которых поступает на соответствующие входы ПЛИС, а вторая подключена к высокочастотным разъемам SMA. Таким образом, предоставляется возможность применения дифференциальных сигналов, формируемых синтезатором, для тактирования внешних устройств. Еще одна пара разъемов SMA позволяет использовать для синхронизации высокоскоростных последовательных приемопередатчиков RocketIO GTX дифференциальные тактовые сигналы, формируемые внешними устройствами.
Для снижения уровня неусредняемого фазового шума и повышения стабильности опорного тактового сигнала интерфейса PCI Express в составе блока синхронизации отладочного модуля Xilinx Virtex-6 LX130T Evaluation Board предусмотрен аттенюатор джиттера. Этот аттенюатор реализован в виде микросхемы ICS874003-05, выпускаемой компанией Integrated Device Technology (IDT). Указанную микросхему можно использовать для формирования дифференциальных сигналов синхронизации с частотой, значение которой находится в диапазоне от 21,25 до 1360 МГц. Выбор частоты дифференциальных сигналов, формируемых на выходах аттенюатора джиттера в рассматриваемом инструментальном модуле, осуществляется с помощью 3-разрядного DIP-переключателя (рис. 52).
3,3 В
Ù
10 9 8 7 6 5 4 3 2 1
-1 2
-1 1
ON OFF
MAX3674
M9
M8
M7
M6
M5 M4 OA
M3 QA_N
M2
M1
M0
NA2 NA1 QB
NA0 NB QB_N
P
PLOAD_N
MR_N LOCK
XTAL1
XTAL2
ADDR[0:1]
SCL
SDA
Рис. 53. Структурная схема программируемого синтезатора инструментального модуля Xilinx Virtex-6 LX130T Evaluation
дифференциальных тактовых сигналов Board
Разъем FMC НРС
ПЛИС Virtex-6 LLX130T
* S я m -J (g О
\Ш
LA00_P_CC, LAOO_N_CC
LA01 P CC, LA01 N CC
LA17 P CC, LA17_N_CC
LA18_P_CC, LA18 N CC
HA00_P_CC, HA00_N_CC
HA01_P_CC, HA01_N_CC
HA17_P_CC, HA17_N_CC
VADJ (2,5 B)
HB00_P_CC, HB00_N_CC
HB06_P_CC, HB06_N_CC
HB17_P_CC, HB17_N_CC
LA[00:33LP, LA[00:33]_N HA[00:23]_P, HA[00:231_N
VREF A M2C
HB[00:21]_P, HB[00:211_N
VREF В M2C
CLK[0:31_M2C_P, CLK[0:3]_M2C_N
GBTCLK0_M2C_P, GBTCLKO. GBTCLK1_M2C_P, GBTCLK1_ DP[0:31_M2C_P, DP[0:31_M2C DP[0:31_C2C_P, DP[0:3]_C2C_
GA[0:1]
SCL SDA
TDO TD I TMS TCK
TRST_L PRSTN M2C L
M2C_N M2C_N _N N
3P3VAUX 3P3V 12P0V PG_C2M PG M2M
Рис. 54. Схема подключения выводов ПЛИС XC6VLX130T к разъему расширения FMC HPC инструментального модуля Xilinx Virtex-6 LX130T Evaluation Board
„в W_ МАХ17017
12 В - REG А
МАХ17020 OUT2
МАХ17020 OUT1
2,5 В при 2 А
^ (ю, Ethernet Phy)
МАХ17017 REG В
1 В при 3 А
* С
3
МАХ17017 REG С
1,5 В при 2 А
►С
МАХ17017 REG D
0,75 В при 2 А
D
MAX1952ESA-18
1,8 В при 1 А
p. (j/O, Ethernet Phy)
3,3 В при 4 А
►С
F MC Connector
)
2,5 В при 7 А
FMC Connector
МАХ8646 (1) 1 В при 6 А ^
МАХ8646 (2) 1,2 В при 6 А ^
G7X Terminatior ,
Рис. 55. Структурная схема узла питания инструментального модуля Xilinx Virtex-6 LX130T Evaluation Board
Блок элементов управления и индикации инструментального модуля Xilinx Virtex-6 LX130T Evaluation Board образуют три кнопочных переключателя, 4-разрядный DIP-переключатель и четыре светодиодных индикатора. Эти элементы сопряжены с пользовательскими выводами кристалла программируемой логики XC6VLX130T и могут применяться для контроля и изменения параметров и режимов функционирования разрабатываемых устройств, а также в процессе их отладки.
Установленный на плате разъем расширения, полностью соответствующий спецификации стандарта FMC HPC, позволяет оптимальным образом адаптировать рассматриваемый инструментальный модуль для выполнения всех операций, предусмотренных алгоритмом работы проектируемого устройства. В частности, для сопряжения устройств цифровой обработки сигналов, реализуемых на базе инструментального модуля Xilinx Virtex-6 LX130T Evaluation Board, с аналоговой частью разрабатываемой системы достаточно установить модуль расширения мезонинного типа, содержащий элементы АЦП и ЦАП. При этом можно использовать модули расширения, поддерживающие спецификацию стандарта как FMC HPC, так и FMC LPC. Схема подключения выводов ПЛИС XC6VLX130T к разъему расширения FMC HPC отладочного модуля изображена на рис. 54.
Встроенная схема формирования питающих напряжений инструментального модуля Xilinx Virtex-6 LX130T Evaluation Board реализована на базе интегральных стабилизаторов, выпускаемых компанией Maxim Integrated Products. В составе этой схемы в подавляющем большинстве используются интегральные стабилизаторы напряжения импульсного типа. Выходные напряжения этих стабилизаторов (3,3, 2,5, 1,8, 1,5, 1,2, 1 и 0,75 В) обеспечивают питание всех компонентов отладочного модуля. Исходным источником для встроенной схемы питания рассматриваемого инструментального модуля является постоянное напряжение 12 В, которое может подаваться через разъемы различного типа. При автономном использовании отладочной платы для формирования этого напряжения может применяться сетевой адаптер, входящий в состав комплекта Xilinx Virtex-6 LX130T Evaluation Kit. При подключении инструментального модуля к внешним устройствам посредством интерфейса PCI Express исходное напряжение 12 В может подаваться через разъем этого интерфейса. Структурная схема узла питания инструментального модуля Xilinx Virtex-6 LX130T Evaluation Board приведена на рис. 55.
Дополнительные сведения об особенностях использования комплекта Xilinx Virtex-6 LX130T Evaluation Kit приведены в [60]. ■ Продолжение следует
Литература
1. Зотов В. Особенности архитектуры нового поколения ПЛИС с архитектурой FPGA фирмы Xilinx // Компоненты и технологии. 2010. № 12.
2. Зотов В. Особенности архитектуры нового поколения ПЛИС FPGA фирмы Xilinx серии Spartan-6 // Компоненты и технологии. 2009. № 9.
3. Зотов В. Особенности архитектуры нового поколения высокопроизводительных ПЛИС FPGA фирмы Xilinx серии Virtex-6 // Компоненты и технологии. 2009. № 8.
4. Зотов В. Новое семейство высокопроизводительных ПЛИС с архитектурой FPGA фирмы Xilinx Virtex-6 HXT // Компоненты и технологии. 2010. № 1.
5. Зотов В. Проектирование цифровых устройств на основе ПЛИС фирмы Xilinx в САПР WebPack ISE. М.: Горячая линия - Телеком, 2003.
6. Зотов В. Проектирование встраиваемых микропроцессорных систем на основе ПЛИС фирмы Xilinx. М.: Горячая линия - Телеком, 2006.
7. Зотов В. Embedded Development Kit — система проектирования встраиваемых микропроцессорных систем на основе ПЛИС серий FPGA фирмы Xilinx // Компоненты и технологии. 2004. № 4.
8. Зотов В. Средства внутрикристальной отладки цифровых устройств и встраиваемых микропроцессорных систем, разрабатываемых на базе ПЛИС с архитектурой FPGA фирмы Xilinx — ChipScope Pro // Компоненты и технологии. 2008. № 10.
9. Avnet LCD Interface Specification (ALI) Rev. 1.00. Avnet, Inc., 2010.
10. Spartan-6 Family Overview. Xilinx, 2009.
11. Spartan-6 FPGA Configuration User Guide. Xilinx, 2009.
12. Spartan-6 FPGA SelectIO Resources User Guide. Xilinx, 2009.
13. Spartan-6 FPGA Clocking Resources User Guide. Xilinx, 2009.
14. Spartan-6 FPGA Block RAM User Guide. Xilinx, 2009.
15. Spartan-6 FPGA Configurable Logic Block User Guide. Xilinx, 2009.
16. Spartan-6 FPGA GTP Transceivers User Guide. Xilinx, 2009.
17. Spartan-6 FPGA Memory Controller User Guide. Xilinx, 2009.
18. Spartan-6 FPGA DSP48A1 User Guide. Xilinx, 2009.
19. Spartan-6 FPGA Data Sheet: DC and Switching Characteristics. Xilinx, 2009.
20. Xilinx Spartan-6 FPGA DSP Kit User Guide. Avnet, Inc., 2010.
21. Getting Started with the Xilinx Spartan-6 FPGA DSP Kit. Avnet, Inc., 2010.
22. Virtex-6 Family Overview. Xilinx, 2009.
23. Virtex-6 FPGA Configuration User Guide. Xilinx, 2009.
24. Virtex-6 FPGA SelectIO Resources User Guide. Xilinx, 2009.
25. Virtex-6 FPGA Clocking Resources User Guide. Xilinx, 2009.
26. Virtex-6 FPGA Memory Resources User Guide. Xilinx, 2009.
27. Virtex-6 FPGA Configurable Logic Block User Guide. Xilinx, 2009.
28. Virtex-6 FPGA GTX Transceivers User Guide. Xilinx, 2009.
29. Virtex-6 FPGA Embedded Tri-Mode Ethernet MAC User Guide. Xilinx, 2009.
30. Virtex-6 FPGA DSP48E1 Slice User Guide. Xilinx, 2009.
31. Virtex-6 FPGA System Monitor User Guide. Xilinx, 2009.
32. Virtex-6 FPGA Integrated Block v1.3 for PCI Express Data Sheet. Xilinx, 2009.
33. Virtex-6 FPGA Data Sheet: DC and Switching Characteristics. Xilinx, 2009.
34. Virtex-6 FPGA Memory Interface Solutions Data Sheet. Xilinx, 2009.
35. Virtex-6 FPGA Packaging and Pinout Specifications. Xilinx, 2009.
36. Getting Started with the Virtex-6 FPGA DSP Kit. Avnet, Inc., 2010.
37. Virtex-6 FPGA DSP Kit Hardware Setup Guide. Avnet, Inc., 2010.
38. ML605 Hardware User Guide. Xilinx, 2010.
39. FMC150 Data Sheet. 4DSP LLC, 2011.
40. FMC150 User Manual. 4DSP LLC, 2011.
41. FMC110 Data Sheet. 4DSP LLC, 2011.
42. FMC110 User Manual. 4DSP LLC, 2011.
43. FMC204 Data Sheet. 4DSP LLC, 2011.
44. FMC204 User Manual. 4DSP LLC, 2011.
45. FMC108 Data Sheet. 4DSP LLC, 2010.
46. FMC10x User Manual. 4DSP LLC, 2010.
47. FMC103 Data Sheet. 4DSP LLC, 2010.
48. FMC104 Data Sheet. 4DSP LLC, 2010.
49. FMC126 Data Sheet. 4DSP LLC, 2011.
50. OMAP-L138 SOM-M1 Hardware Specification. Logic PD, Inc., 2010.
51. OMAP-L138 Low-Power Applications Processor Data Sheet. Texas Instruments, Inc., 2009.
52. OMAP-L138 Low-Power Applications Processor User Guide. Texas Instruments, Inc., 2009.
53. Avnet Spartan-6/OMAP Co-Processing Development Kit User Guide. Avnet, Inc., 2010.
54. Getting Started with the Avnet Spartan-6/OMAP Co-Processing Development Kit. Avnet, Inc., 2010.
55. Зотов В. Проектирование цифровых устройств, реализуемых на базе ПЛИС FPGA фирмы Xilinx, с использованием средств CORE Generator // Компоненты и технологии. 2006. № 12. 2007. № 1.
56. Зотов В. Разработка компонентов устройств цифровой обработки сигналов, реализуемых на базе аппаратных модулей DSP48E в ПЛИС FPGA серии Virtex-5, с помощью «мастера» Architecture Wizard САПР серии Xilinx ISE // Компоненты и технологии. 2008. № 12. 2009. № 3-7.
57. Зотов В. PicoBlaze — семейство 8-разрядных микропроцессорных ядер, реализуемых на основе ПЛИС фирмы Xilinx // Компоненты и технологии. 2003. № 4.
58. Зотов В. Особенности микропроцессорного ядра PicoBlaze, предназначенного для применения в проектах, реализуемых на основе ПЛИС семейств Spartan-3, Virtex-II и Virtex-IIPRO // Компоненты и технологии. 2005. № 5-6.
59. Зотов В. MicroBlaze — семейство 32-разрядных микропроцессорных ядер, реализуемых на основе ПЛИС фирмы Xilinx // Компоненты и технологии. 2003. № 9.
60. Xilinx Virtex-6 LX130T Evaluation Kit User Guide. Avnet, Inc., 2010.
