CC BY
8
ПЕРЕЧЕНЬ ССЫЛОК
1. S. Tasiran, K. Keutzer Coverage Metrics For Functional Validation Of Hardware Designs // leee Design & Test Of Computers. - 2001. - July-August. - P. 36-45.
2. Иан Соммервилл. Инженерия программного обеспечения, 6-е издание.: Пер. с англ. - М.: Издательский дом «Вильямс», 2002. - 624 с.
3. F. Corno Et Al, Automatic Test Bench Generation For Validation Of Rt-Level Descriptions: An Industrial Experience IN PROC. - IEEE DATE, 2000. - PP. 385-389.
4. Головач В., Белышкин А. Проектирование интерфейса как часть разработки ТЗ // Мир ПК. - 2000. C№ 7. -C. 18-24.
5. Боуэн Джонатан П., Хинчи Майкл Дж. Десять заповедей формальных методов // Мир ПК. - 1997. - № 9. -C. 45-48.
6. Рустинов В. А, Сыревич Е. Е., Сыревич А. В. Интервальный метод представления многоразрядных операндов для выполнения импликации при синтезе тестов верификации // Всеукраинский межведомственный НТС «Автоматизированные системы управления и приборы автоматики». Выпуск 122. - Харьков, 2003. -C. 96-103
7. Рустинов В. А., Сыревич Е. Е,, Сыревич А. В., Чегли-ков Д. И. Процедуры импликации на арифметических операциях при синтезе тестов верификации // Ра-диэлектроника и информатика. Выпуск 130. - Харьков, 2005. - C. 21-26.
8. Krivulya G., Syrevitch Yev., Karasev A., Krasovskaya A. Hdl-Models Verification Strategy // Proceedings of the International conference TCSET'2006, February 28-March 4, 2004, Lviv-Slavsko, Ukraine. - C. 570-573.
Надшшла 23.03.06 Шсля доробки 12.05.06
Пропонуеться страте?ля верифтацп моделей цифровых npucmpoïe, описаних за допомогою мов опису апаратури. Основна 1дея лежить у генераци розр1зняючих mecmie для окремих функцioнальнuх eлeмeнmiв, ïхньoï cуnepnoзuцiï й в ттерактивному обчислент еталонних реакцш.
Verification strategy of digital devices models, which are represented with the help of hardware description languages. The main idea stays in distinguishing sequence generation for separate functional elements, their superposition, and interactive ethalon calculation.
удк 519.713:681.326
В. И. Хаханов, А. H. Парфентий, Хассан Ктейман, Ваде Гриби
HEDEFS - ПРОГРАММНО-АППАРАТНАЯ СИСТЕМА МОДЕЛИРОВАНИЯ НЕИСПРАВНОСТЕЙ
Прedлaгaeтся программно-аппаратная реализация dedyu-тивно-параллельного топологического мeтоda Modeë^o-вания неисправностей HEDEFS - Hardware Embedded DEductive Fault Simulation, который использует ad hoc технологии анализа схodящихся разветвлений, обратного мodeлирoвaния deфeктoв, тeстoпригodнoгo преобразования схем, ориентированного на обработку цифровых проектов большой размерности вентильного и регистрового уровней описания. Прedстaвлeны структурные аппаратные решения dля реализации мeтoda при оценке качества генерируемых тестов.
ВВЕДЕНИЕ
Необходимость существенного повышения быстродействия средств моделирования для анализа качества тестов определяется возрастающей сложностью проектируемых цифровых систем на кристаллах, насчитывающих миллионы вентилей. Существующие средства моделирования неисправностей ведущих фирм мира, таких как: Cadence, Mentor Graphics, Synopsys, затрачивают на анализ цифровой системы, размерностью порядка миллионов вентилей, несколько часов (рабочая станция с частотой и оперативной памятью в 0,5 ГГц и 0,5 Гбайт). Для проектировщика такие затраты являются весьма значительными. Предлагаемые модели, алгоритмические и аппаратные решения ориентированы на существенное повышение быстродействия средств © Хаханов В. И., Парфентий А. Н., Хассан Ктейман, Ваде Гриби, 2006
моделирования. Они могут быть конкурентоспособными на рынке средств генерации тестов и оценки их качества для цифровых устройств большой размерности.
Объект тестирования - цифровая система, импле-ментируемая в кристаллы ASIC или PLD, спецификация которой представлена на языке VHDL.
Цель исследования - аппаратная реализация быстродействующего дедуктивного метода моделирования константных неисправностей HEDEFS - Hardware Embedded DEductive Fault Simulation для оценки качества синтезируемых тестов цифровых систем, импле-ментируемых в кристаллы, содержащие миллионы вентилей.
Задачи исследования: 1) разработка модели дедуктивно-параллельного анализа сходящихся разветвлений (CP); 2) реконфигурирование модели устройства для эффективного обратного моделирования неисправностей; 3) разработка модели дедуктивно-топологического анализа неисправностей древовидных структур (ДС); 4) структурная аппаратная реализация дедуктивно-параллельного метода моделирования неисправностей сходящихся разветвлений; 5) Тестирование и верификация программно-аппаратного продукта HEDEFS.
В основу предлагаемого метода положены: работы, связанные с повышением быстродействия моделирования дефектов [1-3], дедуктивная модель транс.портирова-
Рисунок 1 - Взаимодействие моделей и методов
ния неисправностей [4, 5], параллельный метод обработки списков дефектов функционального элемента [4, 6] и алгоритм обратного моделирования примитивов [7] при обработке древовидных структур дедуктивной модели цифровой системы. На рис. 1 представлена структура взаимодействия методов моделирования неисправностей для обработки моделей цифровой системы, состоящей из двух частей. Для моделирования сходящихся разветвлений (ИЕО) применяется дедуктивно-параллельный алгоритм [8, 9], Р - параллельный, Б - дедуктивный. Для анализа древовидных структур (ТЬБ) используется разработанный дедуктивно-топологический метод (БТ)
Такое разделение функций обработки цифровых схем большой размерности позволяет на порядок повысить быстродействие моделирования неисправностей по сравнению с дедуктивным и параллельным методами.
1 МОДЕЛЬ ДЕДУКТИВНО-ПАРАЛЛЕЛЬНОГО АНАЛИЗА НЕИСПРАВНОСТЕЙ
Предлагается модель дедуктивно-параллельного синхронного анализа неисправностей, которая позволяет за одну итерацию обработки схемы вычислять все дефекты, проверяемые на двоичном тест-векторе. Она основана на решении следующего уравнения [3, 4]:
ь = т е р, (1)
где Р = (Рш + 1' Рш + 2' •••' Рг' • • Рп)(г = ш + 1 п) - совокупность функций исправного поведения устройства; т - число его входов; Уг = •.., Хг/ Хп ) -
п,-входовой г-й элемент схемы, реализующий Рг для определения состояния линии (выхода) У! на тест-векторе Т-, где X// - /-й вход г-го элемента; двоичный тест Т = (Т1' Т2' Tí'Тк) - упорядоченная совокупность двоичных векторов, доопределенная в процессе исправного моделирования на множестве входных, внутренних и выходных линий, где тест-вектор задается в виде
Т, = ( ^ 2'-' ТП , (2)
а его невходная координата вычисляется моделированием функЦии Та = Уг = Рг(Хг1'-' Хг/'-' Хгп,) на
тест-векторе Tí; Ь = (Ь^ Ь2,..., Ьр-.Ь^) - множество дедуктивных схем или моделей, определяемых выражением (1), где Ь = (ЬП' Ььг' •■■ЬьпУ;
Ьи = Tt е Рг (3)
- дедуктивная функция (ДФ) параллельного моделирования неисправностей на тест-векторе Т-, соответствующая исправному элементу Рг, которая дает возможность вычислять список входных неисправностей, транспортируемых на выход элемента Рг [10].
Понятие синхронности введенной модели (1) определяется условием: № = (Ь/ + 1 - Ь/) » т » когда интервал времени между сменой входных наборов (Ь/ + 1 - Ь/), подаваемых на схему, много больше максимальной задержки схемы т и элемента т,. Это позволяет исключить время как несущественный параметр [10], что используется в технологиях моделирования и синтеза тестов.
В общем случае, когда функция устройства представлена таблицей истинности, применение формулы (1) позволяет получить для заданного тест-вектора Т таблицу транспортирования неисправностей, по которой можно записать ДФ моделирования дефектов.
С учетом разбиения теста на составляющие векторы уравнение (1) получения ДФ для ТЬ е Т принимает сле-ующий вид: ЬЬ = ТЬ е Р. Если функциональное описание цифрового устройства представлено компонентами (примитивами), формирующими состояния всех линий схемы, то в качестве формулы преобразования исправной модели примитива Р, на тест-векторе Ть в дедуктивную функцию Ьй выступает выражение
ЬЬг = Т е Рг = /^й е ТП )'(Хг2 е ТЬ2 )'•'
(Хг/ е Тг/)'-'(Хгпг е Тщ)]е Тг (4)
которое является основой дедуктивного анализа цифровых устройств [3, 6].
Пример 1. Получить дедуктивные функции параллельного моделирования неисправностей на исчерпывающем тесте для базиса логических элементов И, ИЛИ, НЕ.
Используя (4), выполняется построение ДФ для логического элемента И:
Ь[Т = (00' 01' 10' 11)' Р = (Х1 лХ2)] = Ь { (^1^2 V^1^2 V ^1^2 V ^1^2) Л л[(Х1ФТ21ЛХ2еТь2)еТа)]} = = (х1 х2){[х1 е 0 )л(Х2 е 0 ]е 0}v
V (х1 х2){[ х1 е 0) л ( х2 е 1 ] е 0} V
V (х1 х2){[ х1 е 0) л ( х2 е 0 ] е 0} V
V (х 1х2){[ х1 е 0 )л(х2 е 1 ]е 1} =
= (Х1Х2)(Х1 л Х2) V(Х1Х2)(Х1 л Х2)v
V (Х1Х2)(Х1 л Х2) V (Х1Х2)(Х1 л Х2).
Аналогичные преобразования для логического элемента ИЛИ дают следующий результат:
Ь[Т = (00, 01, 10,11), Г = (Х1 лХ2)] = = (^1^2)(Х1 л Х2 )v( ^1^2)(Х1 л Х2 )v V (х^ХХ1 л Х2) V (Х1Х2)(Х1 л Х2).
Здесь Ть = (Ть 1, Т12, Tíз), (Ь = 1, 4) - тест-вектор, имеющий 3 координаты, где последняя определяет состояние выхода элемента И (ИЛИ).
В следующем преобразовании для инвертора тест-вектор имеет 2 координаты: #, где последняя - состояние выхода элемента:
Ь [Т = (0, 1), Г = Х1 ] = Ь{( Х1 V Х1)[(Х1 ® Тп)® Тг 2 ]} = = х1 л[( Х1 е 0 )е 1 ] V Х1[(Х1®Г) е 0 ] =
Х1Х1 V Х1Х1 Х1Х1 V Х1Х1 .
Данное выражение иллюстрирует несущественность операции инверсии на выходе элемента для транспортирования дефектов. Поэтому данная функция не фигурирует на выходах дедуктивных элементов.
предполагает в процессе моделирования использовать модель F. Поэтому симулятор, как аппаратная модель ДФ, ориентирован на создание встроенных средств дедуктивно-параллельного моделирования, повышающих быстродействие анализа в 10-1000 раз по сравнению с программной реализацией. Но при этом соотношение объемов вентильных (после синтеза) моделей исправного моделирования и анализа неисправностей составляет 1:16. Подход аппаратного анализа неисправностей направлен на расширение функциональных возможностей встроенных средств исправного моделирования (HESTM - Hardware Embedded Simulator) фирмы Al-dec [11]. Вычислительная сложность обработки цифрового устройства, состоящего из n вентилей, равна Q = = (2n т)/W, где т - время выполнения регистровой операции (AND, OR, NOT); W - разрядность регистра.
Другое интересное направление применения симуля-тора связано с анализом сходящихся разветвлений, как первой и времязатратной фазы дедуктивно-топологического метода, рассмотренного ниже. Для аппаратной реализации дедуктивно-параллельного моделирования на основе предложенного симулятора используется структура, представленная на рис. 3. Особенность
2 АППАРАТНАЯ СТРУКТУРА
ДЕДУКТИВНО-ПАРАЛЛЕЛЬНОГО
МОДЕЛИРОВАНИЯ
Аппаратная реализация ДФ для двухвходовых элементов И, ИЛИ на исчерпывающем тесте представлена на рис. 2 схемой дедуктивно-параллельного анализа неисправностей. В симуляторе представлены булевы (х1, х2) и регистровые (Х1, Х2) переменные, сигнал V выбора типа исправной функции: V = 0(ЛЫБ), V = = 1(ОИ), выходная регистровая переменная У. Состояния двоичных входов х1, х2 и V выбирают одну из четырех дедуктивных функций для получения вектора У проверяемых неисправностей.
Работа данной схемы представлена в таблице параллельного моделирования входных 4-разрядных векторов неисправностей в целях получения на выходе У множества проверяемых дефектов для логических элементов 2И, 2ИЛИ:
V x1 x2 X1 X2 Y
0 00 0111 1011 0011
1 00 0111 1011 1111
0 11 0101 0110 0111
1 11 1101 0111 0101
Применение такого симулятора дает возможность трансформировать вентильную модель Г исправного поведения схемы в дедуктивную Ь, которая инвариантна в смысле универсальности тестовым наборам и не
схемной реализации заключается в совместном выполнении двух операций: однобитовой - для эмуляции элементов И, ИЛИ и параллельной - для обработки многоразрядных векторов неисправностей. Функциональное назначение основных блоков: 1) М = [М;у] -прямоугольная матрица моделирования неисправностей, где г = 1, р - параметр количества сходящихся разветвлений; ] = 1, д - общее число линий в обрабатываемой схеме; 2) векторы сохранения состояний исправного моделирования, определенные в моменты времени Ь - 1 и £, необходимые для формирования дедуктивных функций примитивов; 3) модуль памяти для хранения схемного описания в виде структуры логических элементов; 4) буферные регистры, размерностью р, для хранения операндов и выполнения регистровых параллельных операций над векторами неисправностей, считанных из матрицы М; 5) блок исправного моделирования для определения булевого состояния выхода очередного обрабатываемого логического элемента; 6) дедуктивно-параллельный симулятор, обрабатывающий за один такт две регистровых переменных Х1 Х2 в целях определения вектора дефектов, транспортируемых на выход логического элемента У.
Достоинство предложенной структуры моделирования неисправностей заключается в следующем: 1) существенное уменьшение количества моделируемых дефектов, определяемое только числом сходящихся разветвлений, которое составляет до 20 % от общего числа линий; 2) снижением объема памяти, необходимого для хранения матрицы моделируемых неисправностей; 3) достаточно простой реализацией ИЕБЕЕ8-структу-ры в аппаратном исполнении, что позволяет на порядок увеличить быстродействие моделирования неисправностей; 4) использованием ИЕБЕЕ8 в качестве первой фазы дедуктивно-топологического метода, который основывается на результате обработки сходящихся разветвлений для быстродействующего анализа древовидных структур.
3 ДЕДУКТИВНО-ТОПОЛОГИЧЕСКИЙ МЕТОД МОДЕЛИРОВАНИЯ
Использованию метода обратного моделирования неисправностей [7] без фазы дедуктивно-параллельного анализа препятствует невозможность выполнения одномерной активизации дефектов, которая может быть проиллюстрирована двумя известными вариантами некорректностей, возникающихв процессе анализа схемы (рис. 4) на тест-векторе 101.
В левой схеме константная неисправность 21 ложно проверяется на одномерном пути 2-5-6 при выполнении обратного моделирования. Однако при этом не учитывается тот факт, что данный дефект изменяет состояние линии 4 с 1 на 0, что создает условия запрета транспортирования неисправности на выход схемы.
Поэтому неисправность на линии а-2 является ложно-проверяемой на наборе (101) при рассмотрении ее транспортирования по одномерному пути активизации. Правая схема является примером альтернативной ситуации - к выходу 6 нет одномерного пути транспортирования дефектов с внешних входов и, в частности, от линии Ь. Тем не менее, неисправность 21, поскольку ее присутствие создает кратный дефект на линиях 4 и 5, который изменяет состояние выхода. В обоих случаях имеется существенная некорректность, которая не позволяет использовать обратное моделирование дефектов путем рассмотрения одномерных путей
Таким образом, некорректность метода связана исключительно с одномерной активизацией неисправностей сходящихся разветвлений. Выходом из данной ситуации явялется моделирование на первой стадии только сходящихся разветвлений, которые далее исключаются из обработки. Вторая стадия заключается в обратном одномерном моделировании древовидной структуры схемы, где вершинами деревьев являются внешние выходы и уже обработанные сходящиеся разветвления.
Далее рассматривается дедуктивно-топологический (ДТ) метод обратного моделирования неисправностей в привязке к топологии дедуктивной модели цифрового устройства. Основные стадии алгоритма обработки представлены на рис. 5.
3
Рисунок 4 - Ложная проверка и непроверка дефектов
Рисунок 5 - Стадии ДТ-моделирования
2
3
4
5
1. Препроцессор структурного анализа модели схемы - осуществляет поиск СР в схеме цифрового устройства. Вычислительная сложность данной графо-тео-ретической задачи Qr = и2, но она является разовой и поэтому практически не влияет на быстродействие моделирования входных наборов в целом.
2. Фаза исправного моделирования цифровой схемы. Предназначена для определения реакции всех невходных линий устройства на входной набор Тг е Т = [Т^].
3. Преобразование схемы на текущем тест-векторе в дедуктивную модель по правилам (4).
4. Моделирование неисправностей сходящихся разветвлений по дедуктивной модели схемы, количество которых значительно меньше остальных линий.
5. Обратное одномерное моделирование дефектов древовидных подграфов по дедуктивной модели устройства.
Теоретическим обоснованием применения данного пункта является доказательство следующих теорем и формулировка следствий из них.
Лемма. Сходящиеся разветвления в комбинационной схеме являются причиной появления кратных дефектов на входах примитивов.
Теорема 1. Для древовидной структуры дедуктивной схемы инверсный вход примитива И: Х{ е Ь запрещает транспортирование всех неисправностей, принадлежащих линиям-предшественникам.
Доказательство. Во-первых, инверсия на входе может иметь место на примитиве, имеющем две и более входные линии, во-вторых, она означает вычитание списка неисправностей, принадлежащего данному входу, учитывая изоморфизм XX■ иXу/Х^. Но согласно лемме, пересечение двух списков линий-предшественников, относящихся ко входам одного примитива, равно пустому множеству (7). Следовательно, вычитание списка линий-предшественников никогда не уменьшит мощность любого другого списка, относящегося к неинверсному входу рассматриваемого элемента. Таким образом, для древовидных структур комбинационных схем всегда будет выполняться условие:
Л( Х^)//*( Ху) = /*( Р( Х{ )п Р( Ху) = 0.
Теорема 2. Если в древовидной структуре дедуктивной схемы Ь существует примитив И, имеющий более одного неинверсного входа ХХу, то такой элемент запрещает транспортирование всех неисправностей, принадлежащих линиям-предшественникам всех его входов.
Доказательство. Наличие двух и более неинверсных, прямых входов в дедуктивном элементе означает пересечение списков линий, являющихся предшественниками для рассматриваемых входов. Но согласно лемме, входы одного примитива ДС не имеют общих предшественников, то отсюда следует, что пересечение упо-
мянутых списков будет всегда равно пустому множеству:
Л( xi )п /*( Ху) = 0^ ХХу.
Если же дедуктивный элемент имеет входы с инверсией, то по теореме 1 вычитание из полученного пустого множества предшественников любого непустого, принадлежащего входу с инверсией, дает также пустой результат.
Следовательно, дедуктивный элемент И, имеющий более одного неинверсного входа, не пропустит через себя неисправности линий предшественников.
4 АЛГОРИТМ АНАЛИЗА ДРЕВОВИДНЫХ
СТРУКТУР
1. Обработка примитивов. Все входы дедуктивного примитива И определяются инверсными, если он имеет более одного неинверсного входа. Сходящееся разветвление отмечается знаком инверсии, если его неисправность не проверяется на тест-векторе. Сходящееся разветвление следует рассматривать как наблюдаемый выход схемы, если его неисправность проверяется на тест-векторе.
2. Обработка структур. Инверсный вход дедуктивного элемента И запрещает активизацию всех неисправностей линий-предшественников (отмечаются знаками инверсии), относящихся к данному входу. Дедуктивный элемент И пропустит неисправности линий-предшественников только по единственному неинверсному входу. Дедуктивный элемент ИЛИ не может иметь инверсных входов.
3. Формирование результата топологического моделирования: неисправности линий, не отмеченные знаками инверсий на дедуктивной модели схемы, проверяются.
В качестве иллюстрации основных шагов алгоритма анализа древовидных структур предлагаются два примера.
Пример 2. Дано цифровое устройство (рис. 6, первая схема), содержащее 3 сходящихся разветвления. Входной вектор: 1011111. Определить проверяемые на нем дефекты константного типа. Состояния линий исправного моделирования представлены в скобках. Результат преобразования исправной модели устройства в дедуктивную и параллельное моделирование неисправностей линий СР зафиксирован на второй схеме. Для моделирования был использован дедуктивно-параллельный метод, который сформировал следующую матрицу.
M 01 02 03 0 4 05 06 07 08 09 10 11 12 13 14 15 16
02 . 1 . . . .111 1 1 1 1 1 1
10 .....1 1 1 1 1 1 1
13 1 1 1 1
Здесь неисправности линий 9 и 10 не проверяются. Тем не менее дефекты линий 7 и 8, обнаруживаются, благодаря наличию проверяемого сходящегося разветвления 8, дефект которого транспортируется на внешний выход 11.
ЗАКЛЮЧЕНИЕ
Предложенный программно-аппаратный дедуктивно-топологический метод моделирования неисправностей ориентирован на обработку цифровых систем на кристаллах, содержащих миллионы вентилей. На рис. 8 представлена структура системы HEDEFS, ориентированная на раздельную обработку RFO- и TLS-моделей сложных цифровых систем. Hardware часть состоит из собственно симулятора, модели схемы для обработки сходящихся разветвлений и тестовых последовательностей, хранящихся с специальной памяти. Более детализированная структура аппаратной части была приведена ранее (см. рис. 3). Software часть состоит из дедуктивно-топологического (DT) симулятора, TLS-мо-дели, ориентированной на обработку древовидных структур и тестовых наборов. Вся система работает под управлением MS Windows, системы моделирования Riviera 7.1 фирмы Aldec и PLI модуля, ориентированного на отладку структур данных в процессе подготовки моделей. Hardware часть соединяется с Soft-ware-симулятором посредством PCI-интерфейса. На стадии подготовки аппаратной RFO-модели цифрового устройства выполняется ввод, отладка, синтез и созда-
Все дефекты разветвлений (2, 10, 13), инверсные по отношению к исправному состоянию этих линий, являются проверяемыми. Этот факт отмечен на схеме черными кружками.
Алгоритм анализа древовидных структур в целях определения списка проверяемых дефектов заключается в идентификации непроверяемых входных линий знаками инверсии (прозрачные кружки). При этом черные кружки есть проверяемые линии разветвлений, которые имеют статус наблюдаемых выходов (см. рис. 6, третья схема). Таким образом, неисправности линий {2, 8, 9, 10, 11, 12, 13, 14, 15, 16}, не отмеченные знаками инверсии, проверяются на заданном тест-векторе.
Пример 3. Определить список проверяемых на тест-векторе 10111 неисправностей для схемы, представленной на рис. 7, содержащей 2 сходящихся разветвления.
1 1
0 2~ оГ Of
1 3 — " 1—1
Рисунок 7 - Схема с двумя разветвлениями
Software
+
-1 n
1- о
г^ X Ф
i
■Ï 2
2 Si
_J Û.
Windows(C++)
DT fault simulator
TLS simulation model
Рисунок 8 - Структура Hardware-Software моdeлировaния deôeêmoe
c432 c880 c2670 c3540 c7552 C10000 C20000 C30000 C50000
Рисунок 9 - Анализ быстродействия средств моделирования
c432 c880 c2670 c3540 c7552 c10000 c20000 c30000 c50000
Рисунок 10 - Анализ быстродействия методов моделирования
ние файла конфугурации для программирования FPGA с помощью средств: Riviera 7.1, Snplify фирмы Sinpli-city, ISE фирмы XILINX, работающих под управлением пакета DVM фирмы Aldec [12-14].
Тестовые эксперименты и верификация программно-аппаратной реализации метода на цифровых комбинационных и последовательностных схем дали хорошие результаты по быстродействию по сравнению с тради-
ционными алгоритмами параллельного и дедуктивного моделирования. Примеры сравнительного анализа быстродействия аппаратурной и программной реализации ДП-метода (обработка тест-примеров на 1000 входных последовательностей, IBM PC 500 МГц, 256 Мбайт) показаны на рис. 9. Ускорение моделирования составляет один два порядка. На рис. 10 представлены результаты анализа быстродействия программно-аппаратной реализации DT-метода моделирования цифровых систем по сравнению с дедуктивным алгоритмом на одном и том же компьютере при обработке 1000 векторов. Также показано преимущество ДТ-метода перед дедуктивно-параллельным [8, 9]. Выигрыш в быстродействии более существенен для схем большой размерности. Число сходящихся разветвлений в тест-схемах в среднем составляет 20 % от общего количества линий.
Таким образом, основным результатом данной работы является усовершенствование дедуктивного метода моделирования неисправностей цифровых систем, заключающееся в:
1) предложении стратегии раздельного моделирования неисправностей сходящихся разветвлений и древовидных структур, что дает возможность существенно (в десятки раз) повысить быстродействие средств анализа качества тестов для проектируемых цифровых систем;
2) создании обобщенной модели процесса дедуктивно-параллельного анализа цифровых схем, имеющей
2
вычислительную сложность n от числа линий схемы для моделирования неисправностей сходящихся разветвлений;
3) разработке топологического алгоритма обратного моделирования неисправностей для древовидной структуры цифрового устройства, имеющего линейную вычислительную сложность от числа линий схемы;
4) аппаратной реализации дедуктивно-параллельного анализа сходящихся разветвлений, который является наиболее времязатратным компонентом моделирования в системе HEDEFS.
ПЕРЕЧЕНЬ ССЫЛОК
1. Wang X., Hill F. G., Mi Zh. A sequential circuit faulf simulation by surrogate fault propagation // Proc. IEEE International Test Conference. IEEE Computer society. -1989. - P. 9-18.
2. Reduced fault simulator / Nishida T., Miyamoto S., Ko-zawa T., Satoh K. RFSIM // IEEE Transactions on computer-aided design. - 1987.- Vol. CAD-6, No. 3. - P. 392-402.
3. Hahanov V. I., Babich A. V, Hyduke S. M. Test Generation and Fault Simulation Methods on the Basis of Cubic Algebra for Digital Devices // Proceedings of the Euromicro Symposium on Digital Systems Design DSD2001.-Warsaw. - 2001. - P. 228-235.
4. Хаханов В. И., Хак X. М. Джахирул, Масуд М. Д. Мехе-ди. Модели анализа неисправностей цифровых систем на основе FPGA, CPLD // Технология и конструирование в электронной аппаратуре. - 2001. - № 2. - С. 3-11.
5. Levendel Y. H., Menon P. R. Comparison of fault simulation methods - Treatment of unknown signal values // Journal of digital systems. - 1980. - Vol. 4. - P. 443-59.
Test data
6. Abramovici M., Breuer M. A. and Friedman A. D. Digital systems testing and testable design.- Computer Science Press. - 1998. - 652 p.
7. Убар P. P. Анализ диагностических тестов для комбинационных цифровых схем методом обратного прослеживания неисправностей // Автоматика и телемеханика. - 1977. - № 8. - C. 168-176.
8. Hahanov V. I., Sysenko I. Y., Skvortsova O. B. Test Generator Used Genetic Algorithms and Reconfigurable Deductive-Parallel Fault Simulation Method for Digital Devices // 9-th International Conference. Mixed Design of Integrated Circuits and Systems. - Wroclaw (Poland). -2002. - P. 549-554.
9. V. Hahanov, R. Ubar and S. Hyduke. Back-Traced Deductive-Parallel Fault Simulation for Digital Systems // Proceedings of Euromicro Symposium on Digital Systems Design.- Belek-Antalya (Turkey). - 2003. - P. 370-377.
10. Автоматизированное проектирование цифровых устройств / С. С. Бадулин, Ю. М. Барнаулов и др./ Под ред. С. С. Бадулина. М.: Радио и связь. - 1981. - 240 с.
11. Active-HDL User's Guid. Second Edition // Aldec Inc.-1999. - 213p.
12. Riviera 2006.02, DVM. Режим доступа: http://www. aldec.com/products/hes/pages/designverificationmanager. - Загл. с экрана.
13. Sinplify, Sinplicity. Режим доступа: http://www.synplicity.com/ products/synplifypremier/index. html. - Загл. с экрана.
14. ISE XILINX. Режим доступа: http://www. xilinx. com/ise/ design_tools/leadership. htm. - Загл. с экрана.
Надшшла 23.03.06
npedc-тавлено rneuduodimnm Memod моdeлювання несправ-ностей, який використовуе переваги dedy-ктивного та па-ралельного aлгoриmмiв мodeлювaння несправностей i oрi-ентований на обробку цифрових схем, прedсmaвлeних на вентильному рiвнi або рiвнi реглстрових пeрedaч. Запро-понований мemod doзвoляe пidвищиmи швиdкiсmь мodeлю-вання несправностей у deсяmь рaзiв пoрiвнянo з алгоритмами, що використовуть мemodи прямого рoзпoвсюd-женння сигнaлiв.
Fast fault simulation method integrated the advantages of deductive and parallel fault simulation algorithms and oriented on evaluation of digital circuit represented on gate or RTL description level is offered. The speed up of backward fault simulation is better on 10 times than methods with forward propagation algorithms.
