Flash-семейства плис «Актел» Текст научной статьи по специальности «Электротехника, электронная техника, информационные технологии»

Flash-семейства ПЛИС «Актел»

Сергей КАРПОВ

karpov@actel.ru

Сегодня на рынке электронных компонентов представлено большое количество семейств программируемых логических интегральных схем (ПЛИС) различных производителей. В данной статье представлены три семейства ПЛИС корпорации «Актел», выполненные по Flash-технологии — ProASIC3/E, IGLOO и Fusion.

ПЛИС — один из наиболее интересных для широкого круга разработчиков аппаратуры и динамически развивающихся сегментов рынка электроники. Непрерывно появляются новые семейства и новые микросхемы, обладающие все большей степенью интеграции, быстродействием, более сложной архитектурой, наличием интегрированной периферии, меньшим удельным потреблением и цены за вентиль.

Сегодня ПЛИС используются в различных областях, начиная с недорогих бытовых цифровых фотоаппаратов, плееров и т. д. и заканчивая высокотехнологичными системами для военной и космической промышленности. Можно выделить три наиболее распространенных направления использования ПЛИС. Первое — это микропроцессорные системы на кристалле (SoC — System on Chip). Второе — портативные устройства, где в первую очередь важно минимальное потребление. И третье — системы цифровой обработки сигналов (ЦОС).

Технология

В ПЛИС семейств ProASIC3/E, IGLOO/E и FUSION конфигурационные ключи, распределенные по кристаллу, выполнены с использованием Flash КМОП технологии.

На рис. 1 представлена схема конфигурационного Flash-ключа. Он состоит из двух транзисторов с общим плавающим затвором, в котором запоминается состояние ключа после программирования. Первый транзистор служит для программирования, стирания и верификации состояния ключа. Второй — это непосредственно ключевой транзистор, который используется для конфигурации логических ячеек или подключения локальных и глобальных связей.

У большинства производителей конфигурационная матрица выполнена по SRAM технологии. Для хранения данных о конфигурации используется внешнее или интегрированное однократно или многократно программируемое ПЗУ, из которого эти данные загружаются в ПЛИС при включении питания.

Поэтому для указанных семейств не требуются какие-либо дополнительные конфигурационные устройства, и обеспечивается готовность ПЛИС к работе непосредственно по включению питания.

Другой немаловажной характеристикой является отсутствие «броска» тока потребления по включению питания, характерного для ПЛИС, выполненных по технологии SRAM (рис. 2). Например, для микросхем семейства Cyclone фирмы «Альтера» он может достигать 1,2 А.

РгоА51СЗ/Е РгоАБ/ан

Семейство ProASIC3/E разрабатывалось на базе уже хорошо известной архитектуры ПЛИС PшASIC—. По сравнению с PшASIC— чипы этого семейства имеют больший объем (от 30 тыс. до 3 млн системных вентилей), тактовую частоту до 350 МГц и более развитую архитектуру тактирования, включая наличие до 6 интегрированных умножителей частоты (PLL). Напряжение питания ядра составляет 1,5 В.

Это семейство ориентировано, в первую очередь, на построение систем на кристалле с минимальным набором внешней периферии, что позволяет уменьшить габариты, потребление и стоимость изделия в целом. Flash-технология изготовления обеспечивает низкое потребление (от 2 мА в статическом режиме) и старт работы непосредственно по включению питания.

На рис. 3 представлена внутренняя архитектура ПЛИС.

Логическая матрица ProASIC3/E состоит из массива логических ячеек (рис. 4), называемых VersaTile, которые могут быть сконфигурированы как:

• любой трехвходовый логический элемент (И, ИЛИ, НЕ, И-НЕ и т. д.);

• регистр-защелка со сбросом или предустановкой;

Бит

V V

Вход

О

Программи-

рование

Стирание

Считывание

Слово >—

Плавающий

затвор

1

Л

Ключ

FLASH

Выход

Рис. 1. Схема конфигурационного ключа Flash ПЛИС «Актел».

л SRAM ПЛИС

/\ Бросок тока по FLASH ПЛИС

включению

\ / питания SRAM Активный режим

ПЛИС работы

I /

| Напряжение і/

£ \ источника г

\ /питания / /

\ / Загрузка /

X \ / конфигурации / // \/ JULÚuU / i К /

Время

Рис. 2. График потребления тока при включении питания

для ПЛИС на основе технологии Flash и SRAM

N

^ п * □ (П

ID □

-Е

0

Банк 0 і Банк 1 /

□ □□□□□□□□□□□□□□□□□□ □□□□□□□□□□□□□□□□□□□ /L

ISPAES

Декодер

Энергонезависимая Flash ПЗУ (NV FROM)

Повышающий

регулятор

напряжения

□ □□□□□□□□□□□□□□□□□□ □!□ □□□□□□□□□□□□□□□□□□□

Банк 5

п 5 □ ib

3-

Банк 4

Блок формирования тактовой частоты ---- (CCC/PLL)

Блок SRAM 4608 бит двухпортовое SRAM или FIFO

Блок ввода/вывода (I/O)

Логическая ячейка (VersaTile)

Блок SRAM 4608 бит двухпортовое SRAM или FIFO

Рис. 3. Архитектура ProASIC3/E

• D-триггер со сбросом, предустановкой или разрешением работы (трехвходовый);

• D-триггер с разрешением и сбросом или предустановкой (четырехвходовый). ProASIC3/E имеет полноценную конфигурируемую двухпортовую SRAM общим объемом до 504 кбит, которая может быть сконфигурирована как ОЗУ или как FIFO.

Развитая схема внутреннего тактирования включает до шести конфигурируемых блоков формирования тактовой частоты с аналоговыми умножителями частоты.

Интегрированное Flash ПЗУ объемом 1 кбит с синхронным доступом организовано как 8x128 бит. Оно может использоваться, например, для хранения пользовательских конфигурационных данных.

По периметру кристалла располагаются блоки ввода/вывода, которые могут быть сконфигурированы под различные стандарты и уровни сигналов. Они обеспечивают совместимость со многими стандартами входов/выходов, включая дифференциальные — LVTTL, LVCMOS, 3.3В PCI/3.3B PCI-X, LVPECL, LVDS, BLVDS, MLVDS. Кроме того, в чипе реализована поддержка интерфейса DDR со скоростью передачи данных до 700 Мбит/с. Входы и выходы ПЛИС могут быть сконфигурированы для работы с сигналами, имеющими уровни напряжения 1,5, 1,8, 2,5, 3,3 В. Все блоки объединены в банки с независимыми входами питания, что позволяет работать ПЛИС в системе с несколькими рабочими напряжениями без дополнительных схем согласования уровней.

Программирование конфигурации ПЛИС можно производить непосредственно на плате через JTAG-интерфейс, и для этого не тре-

буется отдельный источник питания. Для этого в ПЛИС имеется интегрированный регулятор, который формирует необходимое напряжение для программирования Flash-матрицы.

Защита дизайна от копирования осуществляется с помощью 128-битного кодирования AES. Для этого в ПЛИС интегрирован AES-декодер, который также не позволяет считать конфигурацию ПЛИС через интерфейс JTAG, обеспечивая при этом возможность полноценной верификации и отладки.

Семейство ProASIC3/E имеет также версии ПЛИС, адаптированные под использование процессорных ядер CoreMP7 и Cortex-M1.

В таблице 1 приведены характеристики выпускаемых ПЛИС данного семейства.

ПЛИС семейства ProASIC3/E можно применять для самых разнообразных схемотехнических решений — от разработки небольших контроллеров до построения сравнительно недорогих систем на кристалле, что позволяет значительно сократить габариты, потребление и стоимость системы в целом, а также сократить время и затраты на разработку. Вследствие низкого по сравнению с ПЛИС на основе SRAM технологий энергопотребления значительно снижается нагрев микросхем.

В этом семействе имеются ПЛИС, предназначенные для использования в автомобильной промышленности. Они имеют расширенный температурный диапазон — от -40 до +135 °С.

Таблица 1. Характеристики ПЛИС ProASIC3/E

ProASIC3/3E A3P030 A3P060 A3P125 A3P250 A3P400 A3P600 A3P1000 A3PE600 A3PE1500 A3PE3000

ARM- CoreMP7 M7A3P1000

адаптированные Cortex-M1 M1AFS250 M1A3P600 M1A3P1000 M1A3PE1500 M1A3PE3000

Системных вентилей 3О ООО 6О ООО 125 ООО 25О ООО 4ОО ООО 6ОО ООО 1 ООО ООО 6ОО ООО 1 5ОО ООО 3 ООО ООО

Логических ячеек (D-триггеров) 768 1536 3О72 6144 9216 13 824 24 576 13 824 38 4ОО 75 264

PLLs - 6

Глобальных цепей 18 18 18 18 18 18 18 18 18

FlashROM, кбит 1

RAM Blocks (4608 бит) - 12 24 32 24 6О 112

RAM kbits - 18 36 36 54 1О8 144 1О8 27О 5О4

I/O банков (+ JTAG) 8

Стандарты I/Os Std/Hot-Swap Std+ Std+ Std+/LVDS Std+/LVDS Std+/LVDS Std+/LVDS Pro Pro Pro

Максимальное количество I/Os 81 96 133 157/38 194/38 235/6О 3ОО/74 27О/135 444/222 616/3ОО

Корпуса QN132 VQW QN13o VQW FG144 TQ144 QN13o VQ100 FG144 TQ144 PQ208 QN132 VQW FG144 PQ209 FGo56 FG144 PQ209 FG256 FG484 FG144 PQ209 FG256 FG484 FG144 PQ209 FG256 FG484 PQ209 FG256 FG484 PQ209 FG484 FG676 PQ209 FG484 FG896

IGLOO/E

П\

IGLOO

На базе ПЛИС ProASIC3/E «Актел» выпустила новое семейство IGLOO/E, которое характеризуется сверхнизким потреблением и ориентировано, в первую очередь, на использование в портативных системах, а также системах, требующих низкого энергопотребления (рис. 5).

Внутренняя архитектура ПЛИС представлена на рис. 6.

Напряжение питания внутренней логики — от 1,2 до 1,5 В, а блоков входов/выходов — до 3,3 В. В отличие от ProASIC3/E, IGLOO характеризуется низким потреблением в статическом рабочем режиме — от 25 мкВт. В таблице 2 представлены основные режимы работы, состояние ПЛИС и минимальное потребление в зависимости от режима работы.

В IGLOO/E используется уникальная технология Flash*Freez, которая обеспечивает пе-

реход ПЛИС в режим сверхнизкого потребления (менее 5 мкВт). Это позволяет значительно увеличить время работы от батарей без их замены. Для сравнения, у ПЛИС семейства СооШиппег-П фирмы ХШпх минимальное потребление составляет 29 мкВт, что почти в шесть раз больше.

Особенностью этого режима является то, что сохраняется не только содержимое интегрированной 8ИЛМ, но и состояние всех триггеров логических ячеек. Система как бы «замораживается», что позволяет при выходе из этого режима просто продолжить выполнение алгоритма работы с того состояния, в котором ПЛИС находилась на момент перехода в режим Flash*Fгeez.

Перевод в режим Flash*Fгeez осуществляется либо из пользовательского дизайна ПЛИС, либо через специализированный вывод (рис. 7). Время перехода в режим Flash*Fгeez и выхода из него менее 1 мкс.

Основные характеристики выпускаемых «Актел» ПЛИС IGLOO/E представлены в таблице 3.

Power

Management

XScale Bridge

DMA Bridge

IDE/SDIO/USB/ СЕ-ATA/CF/ CardBus/M ¡niPCI Interface

1 ці

пт

1"/1,И'У2,5" HDD

Рис. 5. Типовое применение IGLOO/E

□

ß

Банк О

ISP AES Декодер

Энергонезависимая Flash ПЗУ (NV FROM)

Flash*Freeze

Технология

Повышающий

регулятор

напряжения

Р*

□□□□□□□□□□□□□□□□□□□□□□□□□□□□□□□□□□□□□□□□ Банк 1

□

Блок формирования тактовой частоты ---- (CCC/PLL)

Блок SRAM 4608 бит двухпортовое SRAM или FIFO

Блок ввода/вывода

— (I/O)

Логическая ячейка (VersaTile)

Блок SRAM 4608 бит двухпортовое SRAM или FIFO

Рис. 6. Архитектура ПЛИС IGLOO

Таблица 2. Характеристики режимов работы ПЛИС

Режим Напряжение питания ядраУссі Напряжение питания блоков ввода/выводаУсс Ядро Тактовая частота Действие для перехода в режим Действие для выхода из режима Ток потребления (AGL030, типовой мкА)

Активный Подано Подано Активно Вкл Нет >20 мкА

Статический Idle Подано Подано Пассивно Откл Отключить внешнюю тактовую частоту Подать внешнюю тактовую частоту 20 мкА

Flash*F^eze Подано Подано Пассивно Вкл Активный уровень сигнала на выводе РіавИ*Ргее2 Снять воздействие на выводе РіавИ*Ргее2е 4 мкА

Flash*F^eze Подано Подано Пассивно Вкл Активный уровень сигнала на выводе РіавИ*Ргее2 и і-БіСс с логической матрицы Снять воздействие на выводе РіавИ*Ргее2е 4 мкА

Спящий Подано Снято Отключено Откл Подать питание Усс 5 мкА

Выключенный Снято Снято Отключено Откл Подать питание Усс и Уссі 0 мкА

Таблица 3. Основные характеристики ПЛИС IGLOO/E

IGLOO AGL030 AGL060 AGL125 AGL250 AGL600 AGL1000 AGLE600 AGLE3000

Адаптированные под Cortex-M1 M1AGL250 M1AGL600 M1AGL3000

Системных вентилей 30 000 60 000 125 000 250 000 600 000 1 000 000 600 000 3 000 000

Логических ячеек (D-триггеров) 768 1536 3072 6144 13 824 24 576 13 824 75 264

PLLs - 6

Глобальных цепей 18 18 18 18 18 18 18

FlashROM, кбит 1

RAM Blocks (4608 бит) - 24 32 24 112

RAM kbits - 18 18 36 108 144 108 504

Среднее значение тока потребленияв режиме Flash*Freez, мкА 14 28 60 102 60 245

Ток потребления в спящем режиме 20 24 30 48 80 122 88 273

I/O банков (+ JTAG) 8

Стандарт I/O Std, Hot-Swap Std+ Std+ Std+/ LVDS Std+/ LVDS Std+/ LVDS Pro Pro

Максимальное количество I/Os 81 96 133 143 235 300 270 616

Корпуса uC81 CS81 QN132 VQ100 CS121 QN132 VQ101 FG144 CS196 QN132 VQ101 FG145 CS196 QN132 VQ101 FG146 FG144 FG256 FG484 FG144 FG256 FG484 FG256 FG484 FG484 FG896

Рис. 7. Вывод управления режимом Flash*Freez.

ПЛИС IGLOO выпускается в различных корпусах, в том числе малогабаритных с высокой плотностью выводов (CS81 5x5 мм, CS121 6x6 мм, CS196 и QN132 8x8 мм). Это особенно актуально для использования чипов в мобильных телефонах, плеерах, фотоаппаратах и других портативных устройствах.

FUS10N

В 2006 году «Актел» представила новое семейство Fusion, не имеющее аналогов у других производителей ПЛИС. Это первая ПЛИС смешанного типа с интегрированным полноценным аналоговым блоком (рис. 8). Это семейство позиционируется «Актел» как «программируемый системный чип» (ПСЧ, PSC — programmable system chip).

При разработке семейства Fusion в качестве базовой была также взята архитектура ProASIC3/E. В качестве расширения, помимо аналогового блока, Fusion дополнительно

Блок RTC и генераторов тактовой частоты (OSC) —

□

р

Банк О І Банк 1 _ '

□ □□□□□□□□□□□□□□□□□□ П| □□□□□□□□□□□□□□□□□□□□

□

ISP AES Декодер

Энергонезависимая Flash ПЗУ (NV FROM)

Повышающий

регулятор

напряжения

Блок Flash Памяти (ВМ FROM)

АЦП

Блок Flash Памяти (ВМ FROM)

Анало- говый Модуль Анало- говый Модуль Анало- говый Модуль Анало- говый Модуль Анало- говый Модуль Анало- говый Модуль Анало- говый Модуль Анало- говый Модуль Анало- говый Модуль Анало- говый Модуль

□□□□□□□□□□□□□□□□□□□□□□□□□□□□□□□□□□□□□□□□ Банк 3

Блок формирования тактовой частоты (CCC/PLL)

Блок SRAM 4608 бит двухпортовое SRAM или FIFO

Блок ввода/вывода

(I/O)

Логическая ячейка (VersaTile)

Блок SRAM 4608 бит двухпортовое SRAM или FIFO

Рис. S. Архитектура ПЛИС Fusion

+Vcc(+1,5 E

AVO

ACO

AGO

ATO

ATRETURN01 Д—j

AV1

AC1

AG1

AT1

AV2

AC2

AG2

AT2

ATRETURN23 Щ—(

AV3

AC3

AG3

AT3

AV4

AC4

AG4

AT4

ATRETURN45 Q-\

AV5

AC5

AG5

AT5

AV6

ACL AG6 AT6

ATRETURN67 Щ-j

AV7 AC7 AG7 AT7

AV8

AC8

AG8

AT8

ATRETURN89 D-j

AV9

AC9

AG9

AT9

Аналоговый модуль 0 (квадрант)

Аналоговый модуль 1 (квадрант)

Аналоговый модуль 2 (квадрант)

Аналоговый модуль 3 (квадрант)

Аналоговый модуль 4 (квадрант)

Аналоговый модуль 5 (квадрант)

Аналоговый модуль 6 (квадрант)

Аналоговый модуль 7 (квадрант)

Аналоговый модуль 8 (квадрант)

Аналоговый модуль 9 (квадрант)

Монитор

температуры

, Аналоговый Мультиплексор 1 (32x1)

Цифровой выход На логическую матрицу ПЛИС

АЦП

¥

CHNUMBER[4:0]

Внутренний диод

Рис. 9. Аналоговый блок

Libera® IDE Design Flow

Design Creation/Verifîcatîon

ACTgen Core Generator

Synthesis

Libraries

Symplify® Synthesis

Design Synthesis and Optimization

Simulus Generation Functional Simulation

ViewDraw® Schematic Entry Model Sot/8 Simulator

Timing Simulation j

_

Design Implementation

Compile

MultiViev

Navigator

Optimization ahd DRC

Layout

tatic-1 iming Analysis and Constrains Editor

Timing-Driven Place-and-Route Power Analysis

Bitstream/STAPL

Back-An notate

Back-An notated Timing for Simulation

Programming

■iiiiiiiiiiiiiiiiiiii. ChainBuilder

і 1 (Flash Families)

Hcteli Flas РгоЗ

►I Silicon Sculptor

a

Рис. 13. Структура среды Actel LiberoIDE

содержит интегрированный блок ИазЬ-памя-ти объемом до 8 Мбит со временем доступа по чтению 10 нс, блок часов реального вре-

мени (ЧРВ, RTC — Real Time Clock) с независимым питанием, кварцевый и RC-генераторы тактовой частоты.

Аналоговый блок (рис. 9)включает в себя до 10 аналоговых модулей, датчик внутренней температуры кристалла, мультиплексор

Типовая система

Кэш памі SRAM

Микропроцессор/

микроконтроллер

Цифро/Аналоговый Управление умение тактовь,« Аналоговая интерфейс питанием сигналом часть

Энергонезависимая Flash ПЗУ

Рис. 12. Типовая микропроцессорная система

и 12-разрядный конфигурируемый АЦП с интегрированным источником опорного напряжения и частотой дискретизации до 600 квыб./с.

Аналоговые модули (рис. 10) включают в себя блоки контроля тока и напряжения с интегрированными усилителями и блоки контроля температуры, а также выход повы-

шенной мощности для управления MOSFET-ключами.

Входы могут быть сконфигурированы либо как цифровые, либо как аналоговые. На аналоговый вход можно напрямую подавать сигнал амплитудой ±12 В.

Блок ЧРВ (рис. 11) содержит регулятор напряжения, формирующий из входного напряжения 3,3 В напряжение 1,5 В, которое может использоваться для питания ядра. Это обеспечивает возможность работать только от одного источника питающего напряжения 3,3 В.

Помимо основных режимов работы — активного, холостого хода, спящего и выключенного, Fusion имеет два дополнительных. Первый — это режим, при котором ядро работает на пониженной частоте, что позволяет уменьшить потребление. Во втором режиме обеспечивается периодический перевод ПЛИС из режима холостого хода в активный по сигналу с ЧРВ.

Как и ProASIC3/E, семейство Fusion имеет версии, адаптированные для использования процессорных ядер CoreMP7 и Cortex-M1 (табл. 4).

ПСЧ семейства Fusion имеют набор периферии, достаточный для построения типовой системы на кристалле (рис. 12), в том числе цифро-аналоговой. Развитый аналоговый блок позволяет в значительной мере сократить, а в ряде случаев и вообще обойтись без внешней аналоговой схемы.

Средства разработки

Для поддержки разработчиков «Актел» предоставляет программное обеспечение для разработки и отладки проектов дизайна ПЛИС, программирования, а также для разработки и отладки программного обеспечения под предоставляемые компанией процессорные ядра.

Таблица 4. Основные характеристики ПЛИС Fusion

Fusion AFS090 AFS250 AFS600 AFS1500

ARM- CoreMP7 M7AFS600

адаптированные Cortex-M1 M1AFS250 M1AFS600 M1AFS1500

Системных вентилей 90 000 250 000 600 000 1 500 000

Логических ячеек (D-триггеров) 2304 6144 13 824 38 400

PLLs 2

Глобальных цепей 18 18 18 18

Flash Memory Blocks (2 Мбит) 4

Total Flash Memory, Мбит 8

FlashROM, кбит 1

RAM Blocks (4608 бит) 24 60

RAM кбит 27 36 108 270

Аналоговых квадрантов 10 10

Аналоговых каналов 15 18 30 30

Выходов повышенной мощности 10 10

I/O банков (+ JTAG) 5

Максимальное количество цифровых I/Os 75 114 172 252

Аналоговых I/Os 20 24 40 40

QN108 QN180 PQ208 FG256

Корпуса QN180 PQ208 FG256 FG484

FG256 FG256 FG484 FG676

Рис. 14. Пример разработки процессорной системы с ядром CoreMP7 в CoreConsole

Для разработки дизайна ПЛИС используется интегрированная среда Actel LiberoIDE. Начиная с версии Actel LiberoIDE 7.3 пакет включает в себя все необходимые компоненты для разработки, синтеза и отладки дизайна под семейства ProASIC3/E, IGLOO/E и Fusion. Кроме того, в пакет включены все необходимые программные инструменты для программирования ПЛИС всех семейств, выпускаемых корпорацией «Актел». На рис. 13 представлена архитектура пакета.

Бесплатная лицензия обеспечивает возможность разработки проектов под ПЛИС объемом до 1 млн логических вентилей.

CoreConsole — среда разработки, которая позволяет быстро и легко создавать дизайн процессорных систем. На рис. 14 представлено окно пакета с разработанным дизайном процессора MP7. Отдельные модули микропроцессорной системы предоставляются разработчикам в виде готовых библиотечных конфигурируемых элементов — непосредственно ядра процессоров, таймер, контроллеры памяти, контроллеры последовательных и параллельных интерфейсов и т. д. Это позволяет эффективно разрабатывать процессорные системы с требуемым набором периферии в соответствии с решаемой задачей.

Разработанные в CoreConsole процессорные модули затем можно использовать в дизайнах разработчиков в виде готовых библиотечных элементов Actel LiberoIDE.

На данный момент «Актел» предоставляет возможность разрабатывать системы на базе следующих процессорных платформ:

• ARM:

- Cortex-M1;

- CoreMP7;

• 8051;

• CoreABC;

• LEON3;

• AMBA.

SoftConsole — интегрированный пакет для разработки и отладки программного обеспе-

чения для микропроцессорных систем, разрабатываемых на базе Flash ПЛИС «Актел». Он включает текстовый редактор кода программы, компилятор и отладчик Си, который позволяет, используя программатор FlashPro3, отлаживать скомпилированный код непосредственно на плате. Последняя на сегодня версия SoftConsole 2.1 позволяет разрабатывать и отлаживать код под процессорные ядра CoreMP7, Cortex-M1 и 8051.

Пакеты CoreConsole и SoftConsole являются абсолютно бесплатными.

В качестве аппаратных средств разработки «Актел» предлагает отладочный набор (StarterKit). Он включает в себя плату с ПЛИС соответствующего семейства, программатор FlashPro3, пакет Actel LiberoIDE Gold и примеры дизайна. Этот набор средств позволяет разработчикам на практике познакомиться с ПЛИС, а также начать разработку и отладку дизайна до того, как будет изготовлена собственная плата.

«Актел» активно развивает направление ПЛИС на основе Flash-технологии, сочетающих преимущества заказных ПЛИС, такие как энергонезависимость, надежность и низкое потребление, с возможностью многократного перепрограммирования. Наличие полного набора ПО для разработки и отладки в сочетании с широким выбором ПЛИС позволяет быстро и эффективно создавать системы с требуемыми характеристиками и минимальным набором внешней периферии. ■

Литература

1. www.actel.ru

2. CoolRunner-II CPLD Family: Data Sheet, DS090 (v3.0) March 8, 2007. www.xilinx.com

3. Spartan-3 FPGA Family: Complete Data Sheet, DS099 May 25, 2007, www.xilinx.com

4. Section I. Cyclone FPGA Family Data Sheet, January 2007, Altera Corporation, www.altera.com