CC BY
12УДК 004.414.23
DOI: 10.24151/1561-5405-2019-24-3-230-238
Энергоэффективные КМОП-триггеры с инверторной запоминающей ячейкой
А.А. Кулакова, Е.Б. Лукьяненко
Южный федеральный университет, г. Таганрог, Россия anastasya. staryh@mail.ru
Совершенствование элементной базы в сторону снижения транзисторов в исходных структурах при одновременном увеличении энергоэффективности разрабатываемых узлов - актуальная задача. В работе рассмотрены энергоэффективные триггеры на КМОП-транзисторах с инверторной запоминающей ячейкой и управляющей схемой с Z-состоянием: одноступенчатые .D-триггеры, триггеры с динамическим управлением, .Ж-триггеры, Т-триггеры, D-триггеры со сбросом. Триггеры работоспособны благодаря сочетанию сильных и слабых транзисторов. Исследованы параметры D-триггера с инверторной запоминающей ячейкой в зависимости от тока насыщения МОП-транзисторов инвертора в цепи положительной обратной связи. Показано, что изменение тока насыщения может в значительной мере влиять на задержку распространения, рассеиваемую мощность, пороги срабатывания и гистерезис. Наличие гистерезиса повышает помехоустойчивость схем на таких элементах. Изучены схемы сдвигового регистра, асинхронного двоичного счетчика, счетчика Джонсона, синхронного двоичного счетчика, выполненные на триггерах с инвертор-ной запоминающей ячейкой. Сравнение параметров разработанных схем со схемами на стандартных логических элементах показало существенное преимущество по энергоэффективности схем с инверсной запоминающей ячейкой перед схемами на стандартных логических элементах: по рассеиваемой мощности в 1,5-3,8 раза, по задержке распространения в 1,1-2,0 раза, по количеству транзисторов в 1,7-2,0 раза, по энерготопологическому параметру в 3,0-8,2 раза.
Ключевые слова: инверторная запоминающая ячейка; триггер; гистерезис; блочный метод; моделирование
Для цитирования: Кулакова А.А., Лукьяненко Е.Б. Энергоэффективные КМОП-триггеры с инверторной запоминающей ячейкой // Изв. вузов. Электроника. -2019. - Т. 24. - № 3. - С. 230-238. DOI: 10.24151/1561-5405-2019-24-3-230-238
© А.А. Кулакова, Е.Б. Лукьяненко, 2019
Energy-Efficient CMOS-Triggers with Inverter Storage Cell
A.A. Kulakova, E.B. Lukyanenko
Southern Federal University, Taganrog, Russia anastasya.staryh@mail.ru
Abstract. An improvement of the element base in the direction of reducing transistors in the source structures while simultaneously increasing the energy efficiency of the nodes being customized is an urgent problem. In the paper the energy-efficient triggers on CMOS-transistors with an inverter storage cell and a control circuit with Z-state: single-stage ^-flip-flops, triggers with dynamic control, JK flip-flops, T-flip-flops, ^-flip-flops with reset have been considered. The triggers are functional due to the combination of «strong» and «weak» transistors. The parameters of a ^-flip-flop with an inverter storage cell have been investigated depending of the saturation current of the inverter MOS transistors in the positive feedback circuit. It has been shown that the change on the saturation current can significantly affect the propagation delay, dispersed power, the functioning thresholds and hysteresis. The presence of hysteresis increases the noise immunity of circuits on such elements.The circuits of the shifting register, asynchronous binary counter, twisted-ring counter, the synchronous binary counter, executed on the triggers with an inverter memory cell have been investigated. The comparison of parameters of the developed circuits with the circuits on standard logic elements has shown the advantage of circuits with an inverted memory cell in terms of the energy efficiency: significant advantage in terms of propagation delay 1.5-3.8 times, in terms of the propagation delay 1.1-2.0 times with respect to the number of transistors 1.7-2.0 times and in terms of energy topological parameter 3.0-8.2 times.
Keywords: inverter storage cell; trigger; hysteresis; block method; modeling
For citation: Kulakova A.A., Lukyanenko E.B. Energy-efficient CMOS-triggers with inverter storage cell. Proc. Univ. Electronics, 2019, vol. 24, no. 3, pp. 230-238. DOI: 10.24151/1561-5405-2019-24-3-230-238
Введение. КМОП-элементы имеют ряд уникальных свойств: малое энергопотребление, высокое быстродействие, повышенная помехоустойчивость. С ростом степени интеграции требуются более высокие параметры элементов ИС. Поэтому развитие современной энергоэффективной элементной базы является актуальной задачей.
В качестве запоминающих ячеек (ЗЯ) в триггерных устройствах применяются схемы, выполненные на элементах 2И-НЕ, 2ИЛИ-НЕ, связанные друг с другом «накрест» [1]. На рис.1 приведена ЗЯ с двумя инверторами, связанными положительной обратной связью [2-4]. ЗЯ входит в состав С-элемента (элемент Миллера), который выполняет логические операции умножения и сложения с запоминанием результа-
Рис.1. Схема запоминающей ячейки с двумя инверторами Fig.1. The circuit of memory cell with two inverters
та. В работах [5, 6] предложено использовать такую защелку для реализации триггерных устройств.
В настоящей работе проводится сравнение параметров схем D-триггеров на логических элементах, описанных в [1, 7, 8], и схем триггеров с инверторной ЗЯ.
Одноступенчатый D-триггер. На рис.2 приведена схема одноступенчатого D-триг-гера с инверторной ЗЯ. Управляющая схема такого триггера состоит из транзисторов VT1-VT4. В режиме хранения тактовые сигналы принимают значения С = 0, C = 1. При этом транзисторы VT1, VT4 закрыты, поэтому выход y цепочки транзисторов VT1-VT4 находится в высокоомном состоянии (Z-состоянии) и не влияет на состояние ЗЯ. В
режиме записи С = 1, C = 0. При этом транзисторы VT1, VT4 открыты, входной информационный сигнал D через транзисторы VT2, VT3 управляет ЗЯ. Возможность управления ЗЯ достигается за счет того, что выход y имеет сильный ноль и сильную единицу, а выход инвертора DD2 - слабый ноль и слабую единицу. Для этого токи насыщения транзисторов VT1-VT4 выбраны равными 0,8 мА, а токи транзисторов инвертора DD2 равны 0,25 мА.
Измерение параметров триггеров и схем на их основе проводилось в САПР OrCAD с моделями КМОП-транзисторов BSIM3 с использованием технологии 0,18 мкм при напряжении питания 5 В, с периодом повторения тактовых импульсов 10 нс. Периметр и площадь областей стока и истока рассчитаны по методике, описанной в [9]. В табл. 1 приведены значения параметров одноступенчатых D-триггеров.
Таблица 1
Значения параметров одноступенчатых D-триггеров
Table 1
The values of the parameters of latch D-triggers
Параметр D-триггер на логи- Разработанный D-триггер
ческих элементах с инверторной ЗЯ
Рассеиваемая мощность Рср, мВт 0,065 0,039
Задержка распространения тзр, нс 0,22 0,19
Количество транзисторов в схеме Ы, шт. 16 8
Энерготопологический критерий Ь, пДж-шт. 0,23 0,059
Рассеиваемая мощность определяется как установившееся значение на отрезке времени, равном 1 мкс. Задержка распространения рассчитывается как среднее значение на выходах Q и Q при последовательной подаче на вход Б логического нуля и ло-
Рис. 2. Схема одноступенчатого D-триггера с инверторной ЗЯ Fig.2. The circuit of D-flip-flop with inverter's memory cell
гическои единицы и переключении триггера при изменении уровня тактируемого сигнала С. Параметр L = Рсртз^ характеризует энергоэффективность схемы [10].
Сравнение параметров О-триггеров показывает, что триггер с инверторной ЗЯ превосходит триггер на логических элементах по всем параметрам, а его энергоэффективность в 3,9 раза выше, чем в триггере на логических элементах.
Для исследования порогов срабатывания О-триггеры включаются в режим записи. Затем на вход подается импульс треугольной формы и снимается временная характеристика. Заменяя временную ось на входное напряжение, получаем зависимость Цвых= /(Цех) (рис. 3).
Рис.3. Гистерезисные кривые D-триггеров с инверторной ЗЯ (а) и на логических элементах (б) Fig.3. Hysteresis D-flip-flops characteristics with inverter's memory cell (a) and on the logical gate (b)
Из рис.3,а видно, что предложенная схема с инверторной ЗЯ имеет гистерезис: ипор1 = 1,98 В; Цпор2 = 2,78 В; Цгист = Цпор2 - ипор1 = 0,8 В, т.е. свойства триггера Шмитта. О-триггер на логических элементах (рис.3,б) имеет пороги Цпор1 ~ Цпор2 ~ 2,5 В. Гистерезис схемы Цгист ~ 10 мВ.
Исследование параметров ^-триггера с инверторной ЗЯ. Гистерезис О-триггера обусловлен положительной обратной связью, образованной инвертором ОО2 (см. рис.2). При этом чем больше токи насыщения транзисторов инвертора, тем глубже положительная обратная связь и тем больше гистерезис. При изменении токов инвертора наряду с гистерезисом будут изменяться и другие параметры триггера: задержка распространения, рассеиваемая мощность, частота переключения и, как следствие, энергоэффективность схемы. Результаты исследования параметров О-триггера в зависимости от токов насыщения транзисторов инвертора приведены на рис. 4.
Как видно из рис. 4, наилучшая энергоэффективность триггера и наибольшая тактовая частота соответствуют минимальному току инвертора в цепи положительной обратной связи, равному 0,1 мА. Наибольший гистерезис (3,6 В) и, соответственно, повышенная помехоустойчивость получены при токе стока 0,4 мА. При токах стока больше 0,4 мА происходит резкое ухудшение параметров О-триггера, вплоть до его отказа (при 1С = 0,6 мА). Нижнее значение тока стока, равное 0,1 мА, обусловлено использованием технологии 0,18 мкм.
Триггеры с динамическим управлением. Двухступенчатый триггер с динамическим управлением позволяет создавать устойчивые схемы без опасных временных состязаний [1]. Для получения двухступенчатого триггера с инверторной ЗЯ достаточно соединить последовательно два одноступенчатых D-триггера, инвертировав тактовый сигнал во второй ступени (рис.5). Для повышения нагрузочной способности по инверсному выходу на выход триггера добавляется инвертор. Такой триггер переключается по отрицательному фронту тактового сигнала. Если инвертировать все тактовые сигналы, то переключение будет происходить по положительному фронту. Значения параметров двухступенчатых триггеров на логических элементах (с инвертором тактового сигнала) и инвертор-ной ЗЯ приведены в табл. 2.
Разработанный D-триггер имеет рассеиваемую мощность в 1,5 раза меньше, задержку распространения в 1,2 раза меньше и в 1,8 раза меньшее количество транзисторов, чем у триггера на логических элементах. В результате энерготопологический критерий в 3,6 раза лучше.
Рис. 5. Схема двухступенчатого D-триггера с инверторной ЗЯ Fig.5. The circuit of master-slave D-flip-flop with inverter's memory cell
i/rMCT, B, /,, пДж шт., FTmax, ГГц
fcv/^Гтах
^гист J
0,1 0,2 0,3 мA
Рис.4. Зависимости порога срабатывания, энергоэффективности, максимальной тактовой частоты D-триггера с инверторной ЗЯ от тока насыщения транзисторов инвертора, включенного
в цепь положительной обратной связи Fig.4. Dependences of the threshold, energy efficiency, maximum clock frequency of D-flip-flop with inverter's memory cell from a saturation current of inverter's transistors which included in the positive feedback circuit
Таблица 2
Значения параметров двухступенчатых D-триггеров
Table 2
The values of the parameters of master-slave D-triggers
Параметр .D-триггер на логи- Разработанный D-триггер
ческих элементах с инверторной ЗЯ
Рассеиваемая мощность Рср, мВт 0,16 0,096
Задержка распространения тзр, нс 0,55 0,48
Количество транзисторов в схеме Ы, шт. 34 18
Энерготопологический критерий Ь, пДж-шт. 3,0 0,83
/Ж-триггер. Преимуществом /К-триггера является однозначное определение выходных состояний. /К-триггер с инверторной ЗЯ реализуется с помощью двухступенчатого О-триггера и комбинационной схемы с функцией О = QK + JQ, соответствующей характеристическому уравнению /К-триггера. Комбинационная схема выполняется блочным методом без выходного инвертора [10] для повышения энергоэффективности. Схема /К-триггера с инверторной ЗЯ показана на рис. 6. Значения параметров /К-триггеров на логических элементах и инверторной ЗЯ приведены в табл.3.
Рис. 6. Схема .Ж-триггера с инверторной запоминающей ячейкой Fig. 6. The circuit of Ж-flip-flop with inverter's memory cell
Значения параметров ,Ж-триггеров The values of the parameters of /^-triggers
Таблица 3 Table 3
Параметр .Ж-триггер Разработанный
на логических .Ж-триггер
элементах с инверторной ЗЯ
Рассеиваемая мощность Рср, мВт 0,22 0,13
Задержка распространения тз.р, нс 0,72 0,55
Количество транзисторов в схеме Ы, шт. 46 26
Энерготопологический критерий Ь, пДж-шт. 7,3 1,9
Значения параметров JK-триггера с ин-верторной ЗЯ значительно превосходят значения параметров триггера на логических элементах. Энергоэффективность разработанного /K-триггера в 3,8 раза выше, чем на логических элементах.
D-триггер со сбросом. Инициализация состояния триггера во многих схемах является необходимым условием для правильной работы устройства. Рассмотрим реализацию сброса для D-триггера с инверторной ЗЯ (рис. 7). Сброс триггера проводится транзистором VT6 при нулевом сигнале R. Однако при этом необходимо исключить возможность протекания сквозного тока через транзисторы VT6, VT3, VT4. Для этого включается транзистор VT5, который при R = 0 блокирует возможность протекания сквозного тока. Такая схема применяется в каждой ступени двухступенчатого триггера. В табл.4 приведены значения параметров двухступенчатых триггеров со сбросом с инвертор-ной ЗЯ и на логических элементах.
Таблица4
Значения параметров двухступенчатых D-триггеров со сбросом
Table 4
The values of the parameters of master-slave D-triggers with reset
D-триггер на логи- Разработанный
Параметр ческих элементах D-триггер с инверторной
со сбросом ЗЯ со сбросом
Рассеиваемая мощность Рср, мВт 0,18 0,12
Задержка распространения тз.р, нс 0,64 0,64
Количество транзисторов в схеме Ы, шт. 40 22
Энерготопологический критерий Ь, пДж-шт. 4,6 1,8
Б-триггер со сбросом с инверторной ЗЯ имеет лучшие параметры по рассеиваемой мощности в 1,5 раза, по количеству транзисторов в 1,8 раза и одинаковые задержки распространения. Энерготопологический критерий лучше в 2,5 раза.
7-триггер. Г-триггер, или триггер со счетным входом, изменяет свое состояние каждый раз при поступлении тактового сигнала. Для его реализации может быть применен двухступенчатый Б-триггер, в котором инверсный выход Q соединен с информационным входом Б. Значения параметров Г-триггеров приведены в табл. 5.
Г-триггер с инверторной ЗЯ имеет лучшие параметры по рассеиваемой мощности в 1,7 раза, по задержке распространения в 1,1 раза, по количеству транзисторов в 1,9 раза, по энерготопологическому критерию в 3,6 раза.
Рис. 7. Схема одноступенчатого D-триггера со сбросом и с инверторной запоминающей ячейкой
Fig. 7. The circuit of D-flip-flop with reset and inverter's memory cell
Таблица 5
Значения параметров Т-триггеров
Table 5
The values of the parameters of T-triggers
Параметр Г-триггер Разработанный Г-триггер
на логических с инверторной ЗЯ
элементах
Рассеиваемая мощность Рср, мВт 0,17 0,10
Задержка распространения тзр, нс 0,58 0,52
Количество транзисторов в схеме Ы, шт. 34 18
Энерготопологический критерий Ь, пДж-шт. 3,4 0,94
Результаты и их обсуждение. Различные типы триггеров с инверторной ЗЯ превосходят аналоги на логических элементах: по рассеиваемой мощности в 1,5-3,3 раза, по задержке распространения в 1-1,5 раза, по количеству транзисторов в 1,8-2,0 раза, по энергоэффективности в 2,5-3,8 раза.
На основе рассмотренных триггерных ячеек с инверторными ЗЯ исследованы более сложные устройства: сдвиговый регистр, асинхронный счетчик, счетчик Джонсона, синхронный счетчик. Все устройства имеют четыре разряда и выполнены на триггерах со сбросом. В сдвиговом регистре на вход D подаются последовательные данные. Асинхронный двоичный счетчик состоит из двухступенчатых D-триггеров с прямым и инверсным выходами, которые используются для тактирования последующих триггеров. Счетчик Джонсона состоит из последовательно соединенных D-триггеров с динамическим входом и с замкнутой обратной связью инверсного выхода с D-входом. Синхронный счетчик выполнен на входном Г-триггере и последующих ТУ-триггерах. Для реализации ТУ-триггера с инверторной ЗЯ необходимо в схеме JK-триггера принять J = K = Т.
Результаты моделирования показали, что устройства на инверторных ЗЯ превосходят аналоги на стандартных логических элементах: по рассеиваемой мощности в 1,5-3,8 раза, по задержке распространения в 1,1-2,0 раза, по количеству транзисторов в 1,7-2,0 раза, по энерготопологическому параметру в 3,0-8,2 раза. Приведенные цифры говорят о большей эффективности триггеров с инверторной ЗЯ в более сложных схемах.
Заключение. Разработанный КМОП-триггер с инверторной запоминающей ячейкой по сравнению с аналогичными элементами на стандартных логических элементах дает выигрыш по энергоэффективности в среднем в четыре раза. В триггере с инверторной запоминающей ячейкой нет запрещенных состояний, и он имеет свойства триггера Шмитта, что повышает помехоустойчивость такого триггера и снимает требования к фронтам входных сигналов.
Предложенный КМОП-триггер может быть применен в энергоэффективных после-довательностных схемах.
Литература
1. УгрюмоеЕ.П. Цифровая схемотехника. - СПб.: БХВ-Петербург, 2001. - 528 с.
2. BerkelK.V. Beware the isochronic fork // Integration, the VLSI journal. - 1992. - Vol. 13. - P. 103-128.
3. Sutherland I.E. Micropipelines // Communications of the ACM. - 1989. - Vol. 32. - No. 6. -P. 720-738.
4. Старых А.А., Ковалев А.В. Оптимизация построения асинхронного сумматора // Электронная техника. Сер. 2. Полупроводниковые приборы. - 2014. - Вып. 3 (234). - С. 51-55.
5. HarrisD., Harris S. Digital design and computer architecture. - USA: Elsevier, Inc., 2013. - 675 p.
6. Рабаи Ж.М., Чандракасан А., Николич Б. Цифровые интегральные схемы. Методология проектирования. - 2-е изд. - M.: OOO «И.Д. Вильямс», 2007. - 912 с.
7. Бойко В.И., Гуржий А.Н., Жуйков А.А. Схемотехника электронных систем. Цифровые устройства. - СПб.: БХВ - Петербург, 2004. - 512 с.
8. Зельдин Е.А. Триггеры. - М.: Энергоатомиздат, 1983. - 96 с.
9. Ракитин В.В. Интегральные схемы на КМОП-транзисторах. - М., 2007. - 307 с.
10. Старых А.А. Метод синтеза функциональных блоков комбинационных схем с использованием минтермов и макстермов // Электронная техника. Сер. 2. Полупроводниковые приборы. - 2015. -Вып. 2-3 (236-237). - С. 63-69.
Поступила в редакцию 12.12.2018 г.; после доработки 04.02.2019 г.; принята к публикации 19.03.2019 г.
Кулакова Анастасия Алексеевна - кандидат технических наук, младший научный сотрудник Инжинирингового центра приборостроения, радио- и микроэлектроники Южного федерального университета (Россия, 347922, Ростовская область, г. Таганрог, ул. Шевченко, 2), anastasya.staryh@mail.ru
Лукьяненко Евгений Борисович - кандидат технических наук, доцент Южного федерального университета (Россия, 347922, Ростовская область, г. Таганрог, ул. Шевченко, 2), luk101010@mail.ru
References
1. Ugryumov Е. Digital circuitry. Saint-Petersburg, BHV-Peterburg Publ., 2001. 530 p. (In Russian).
2. Berkel K.V. Beware the isochronic fork. Integration, 1992, vol.13, pp.103-128.
3. Sutherland I.E. Micropipelines. Communications of the ACM, 1989, vol.32, no.6, pp.720-738.
4. Starykh А.А., Kovalev A.V. The development optimization of asynchronous adders. Elektronnaya tekhnika. Seriya 2. Poluprovodnikovyye pribory = Electronic Engineering. Series 2. Semiconductor devices, 2014, iss. 3 (234), pp. 51-55. (In Russian).
5. Harris D., Harris S. Digital design and computer architecture. USA. Elsevier, Inc., 2013. 675 p.
6. Rabai J.M., Chandrakasan A., Nikolich B. Digital integrated circuits. Design methology. 2nd edition. Moscow, LLC «I.D. Williams» Publ., 2007. 912 p. (In Russian).
7. Boiko V.I., Gurzhii A.N., Zhuikov A.A. Circuits engineering of electronic systems. Digital devices. Saint-Petersburg, BKhV - Peterburg Publ., 2004. 512 p. (In Russian).
8. Zel'din Е.А. Flip-flops. Мoscow, Energoatomizdat Publ., 1983. 96 p. (In Russian).
9. Rakitin V.V. The integration circuits on CMOS-transistors. Мoscow, 2007. 307 p. (In Russian).
10. Starykh А.А. The method for the synthesis of functional blocks of combinational circuits with the use minterms and maxterms. Elektronnaya tekhnika. Seriya 2. Poluprovodnikovyye pribory = Electronic Engineering. Series 2. Semiconductor devices, 2015, iss. 2-3 (236-237), pp. 63-69. (In Russian).
Received 12.12.2018; Revised 04.02.2019; Accepted 19.03.2019. Information about the authors:
Anastasia A. Kulakova - Cand. Sci. (Eng.), Research Assistent, Engineering Center of Instrument Making, Radio- and Microelectronics, Southern Federal University (Russia, 347922, Rostov region, Taganrog, Shevchenko st., 2), anastasya.staryh@mail.ru
Yevgeniy B. Lukyanenko - Cand. Sci. (Eng.), Assoc. Prof., Engineering Center of Instrument Making, Radio- and Microelectronics, Southern Federal University (Russia, 347922, Rostov region, Taganrog, Shevchenko st., 2), luk101010@mail.ru
