CC BY
4
ВЫЧИСЛИТЕЛЬНЫЕ СИСТЕМЫ И ИХ ЭЛЕМЕНТЫ COMPUTING SYSTEMS AND THEIR ELEMENTS
УДК 004.272.45 DOI: 10.17586/0021-3454-2023-66-11-950-959
АРИФМЕТИЧЕСКИЙ ВЫЧИСЛИТЕЛЬ НА ЭЛЕМЕНТАХ НЕЙРОННОЙ ЛОГИКИ
В. С. Титов, С. С. Шевелев*
Юго-Западный государственный университет, Курск, Россия schewelew@mail.ru
Аннотация. Представлен арифметический вычислитель, выполняющий операции сложения и вычитания чисел в формате с фиксированной запятой в прямом коде и построенный на элементах нейронной логики. Арифметические операции суммирования или вычитания выполняются при анализе кода операции и знаковых цифр чисел. Если сумма знаковых разрядов двоичных чисел и кода операции равна нулю, то выполняется операция суммирования, в противном случае — вычитание. При суммировании определяется перенос из младших разрядов в старшие, при вычитании вычисляется заем из старших разрядов в младшие. Предложенное устройство обладает повышенной скоростью вычислений, а использование нейроподобных элементов позволяет снизить аппаратную сложность.
Ключевые слова: вычислительный модуль, логическая схема, микропроцессор, нейронные логические элементы, система коммутации, суммирование, вычитание
Ссылка для цитирования: Титов В. С., Шевелев С. С. Арифметический вычислитель на элементах нейронной логики // Изв. вузов. Приборостроение. 2023. Т. 66, № 11. С. 950—959. DOI: 10.17586/0021-3454-2023-66-11-950-959.
ARITHMETIC CALCULATOR BASED ON NEURAL LOGIC ELEMENTS
V. S. Titov, S. S. Shevelev*
The Southwest State University, Kursk, Russia *schewelew@mail.ru
Abstract. An arithmetic calculator that performs addition and subtraction operations with numbers in a fixed-point format in direct code and is built on elements of neural logic, is presented. Arithmetic operations of summation or subtraction are performed by analyzing the operation code and signed digits of numbers. If the sum of the sign bits of binary numbers and the operation code is equal to zero, then the summation operation is performed, otherwise - subtraction. When summing, the transfer from low to high digits is determined; when subtracting, a loan from high to low digits is calculated. The proposed device has increased computing speed, and the use of neural-like elements allows reducing hardware complexity.
Keywords: computing modules, logic circuits, microprocessors, neural logic elements, switching system, summation, subtraction
For citation: Titov V. S., Shevelev S. S. Arithmetic calculator based on neural logic elements. Journal of Instrument Engineering. 2023. Vol. 66, N 11. P. 950—959 (in Russian). DOI: 10.17586/0021-3454-2023-66-11-950-959.
Многопроцессорные вычислительные системы с программируемой архитектурой могут быть созданы на базе логических интегральных схем FPGA высокой степени интеграции [1, 2]. Вычислительные комплексы обеспечивают параллелизм и распределение управляю-
© Титов В. С., Шевелев С. С., 2023
щих процессоров, доступ к данным и их обработку, децентрализованное управление системой и асинхронное взаимодействие процессоров и модулей [3—5]. Специализированные вычислительные модули дополняются универсальными процессорами для ускоренного выполнения задач обработки символьной информации: Р ^ (Ой, р ^ (0 62 , •••, Р ^ (0 Оп : применяя конечный упорядоченный набор формул подстановки вхождений к обрабатываемому слову, упорядочиваем данные а{ < а2 < ... < а'п, также выполняется распределение ресурсов между локализованными центрами ХкРСц#ХаРСк#ХтРСг1У ХСМ3#УкСМр#УГСМ^ [6].
Специализированные модули ориентированы на ускоренное выполнение конкретных функций, что позволяет значительно повысить эффективную производительность при решении только определенных задач. Микропроцессоры ориентированы на выполнение сложных последовательностей логических операций — инверсии, конъюнкции, дизъюнкции, исключающего ИЛИ, эквивалентности; математические микропроцессоры предназначены для повышения производительности при выполнении арифметических операций — суммирования, вычитания, произведения, деления с фиксированной запятой и в формате с плавающей запятой. Эти специальные схемы способны обеспечить высокую производительность [7, 8].
В настоящей статье представлен разработанный арифметический вычислитель, выполняющий основные математические операции и построенный на элементах нейронной логики [9].
Нейроподобные структуры работают с высокой надежностью, что не приводит к избыточным затратам на оборудование. Сумма одноразрядных двоичных чисел и перенос в старший разряд, а также разность и заем из старшего разряда при вычитании определяются на элементах функциональной схемы [10, 11]. Арифметические операции выполняются в прямых кодах ^пр к = Апр к + Впр к, Япр к = Апр к - Впр к. Вычитание чисел выполняется в два цикла
работы устройства, сложение — в один цикл. Выход из строя большого количества элементов нейронной сети не приводит к сбоям в работе всей структуры [12—14].
Полный одноразрядный сумматор предназначен для сложения трех одноразрядных двоичных чисел. Устройство имеет три входа — двоичные разряды Л,, В, и результат переноса
Р+1 предыдущего сумматора, и два выхода — результат сложения и сигнал переноса Р в
старший разряд . Сумма 8 чисел определяется по формуле
8 = Р+1ЛР УР+1 л1В1 УР+ХЛВ урмАВг = р+1©Л ®В>.
Перенос Р ■ из младшего разряда в старший при сложении чисел определяется как
р = ЛВУР+1Л у Р+1В.
Полный одноразрядный вычитатель вычисляет разность двоичных чисел; входные данные — заем Zг■-l из младшего разряда, уменьшаемое Л , вычитаемое В,; выходные данные — разность р чисел, заем , полученный в г-м разряде. Разность чисел р определяется формулой
Я = ЛВг У2-х ЛВ УУ2-х ЛВ, == Л ®Р , заем из старшего разряда в младший — формулой
1 = Л1В1У11 -1Л у 1-1 В,.
Арифметические операции в рассматриваемом устройстве выполняются в прямых кодах. Микрооперации Я = { р , Я2 } выполняются в блоке арифметических вычислений 8 : суммиро-
п
вание Р = у = 2 (аА ) = (ап-1 + Ьп-1)РП-1 + (ап-2 + Ьп-2 )РП-2 + - + (а1 + Ъ\)Р1 + (а0 + Ъ0 )Р0 и вы-г=1
п
читание р, = У = У (аг - ъд = (ап-1- Р-1)РП~- - (ап-2 - Ъп-2)РП- -...- (а1- Ъ1 )р1 - (а0 -Ъо )р0
в формате с фиксированной запятой. Операции сложения и вычитания могут быть представлены в виде совокупности нелинейных унарных операций и операций суммирования (табл. 1). Входные сигналы А и В суммирующего преобразователя распределяются в соответствии с
законами /А (х1), /в (х2) и их взаимной корреляционной функцией — QAB (т). Необходимо
оценить дифференциальный закон распределения выходного сигнала /у (у).
_Таблица 1
Бинарные операции Каноническое представление
А>0, В<0 при любых А и В из области определения
Б=А+В Б=А+В Б=А+В
Б=А-В г = -в г = -в
Б=А+г Б=А+г
Интегральный закон распределения определяется как Ру (у) = Р(У < у) = Р(А + В < у). Обозначим через су {а, в} область значений А и В, удовлетворяющих условию х1 + х2 < у , т.е. Су{а, в} = {х1 е а, х2 е В уу: х1 + х2 < у}, тогда интегральный закон распределения имеет вид
¥у (у) = Я/(хь x2)Лх1Лx2,
Су
откуда
Ру (у) =]
у —Х2
I / (xl, х2)Лх2
л х1 или р(у) = i
у-Х1
I /Х (xl, х2)Лх1
Л х2 .
Дифференцируя эти формулы, находим
да да
/у (у) = I /х (xl, у-х1) лх1 и /у (у) = I /х (у-x2, х2) лх2.
—да —да
Двумерная плотность вероятности может быть представлена как
Ух (х1,х2 ) = /А (х1) /В(х2/х1^ где В — условный дифференциальный закон распределения при заданном х1.
Для приближенного определения /в (х 2/х1) составим уравнение линейной регрессии
В
В
(х1 — тх, ), Вост = ВВ (1 — ГАВ X
твХ1 = тВ +ГАВ>1п ЧЛ1 -Х1
где т^хг — математическое ожидание закона распределения В при заданном хъ тВ — безусловное математическое ожидание закона распределения В; Ба — дисперсия; Вв —
дисперсия закона распределения В; Вост — остаточная дисперсия В; а = , АВ - — ко-
4ВАВВ
эффициент корреляции А и В .
Сумма независимых случайных сигналов определяется по формуле т^ = 0; находим
да
уВ(хв/xа) = уВ(х2Х уА(x1, х2) = /а(х1) уВ(х2) , /у (у) = I /А(х1)• уВ(у — х1)Лх1.
—да
Получены результаты для независимых случайных сигналов. Закон распределения разности двух сигналов имеет вид:
4( ¿1) = /В (—
1 г
/г (у) = i 2 ] /л (х1)/б
4
1 глб -<»
Х1- У
'лб
Ш
б
(х1 -тл) +
С
1 -
1
Л
4
1 - г
т
Б
лб у
л г 1.
•ЛБ^^-'ЛБ
Разработан специализированный модуль вычислительной системы с параллельной схемой на элементах нейронной логики.
Блок ввода чисел используется для преобразования входных данных в двоичные коды а10 ^ а2, В10 ^ В2 и для вычисления арифметической операции суммирования или вычитания (СВ). Он содержит шифратор (ШФ) и сумматоры по модулю два (рис. 1). Двоичные коды первого и второго чисел (ДНЯ, ДВЧ) а2, в2, знаковые разряды ЗнР а, ЗнР В и код операции (КОП) формируются на выходе шифратора [9].
Выходные функции шифратора ( /1, /2, /3, /4 ) имеют вид:
/1 = У V Уз УУ5 V У7 V У9 в базисе И—НЕ /1 = = У1 & Уз & У5 & У7 & У9;
/2 = У2 V Уз VУ6 VУ7 /2 = У 2 & У з & У 6 & У 7 ;
/з = У4 V У5 VУ6 VУ7 /з = У 4 & у 5 & У 6 & У 7 ;
/4 = У9 V У8 /4 = У9 & У8 .
ДНЯ ДВЧ
Рис. 1
Промежуточный результат операции равен
СБ' = ЗнР Б 0 КОП
и окончательно получаем
СВ = СВ'0 ЗнР А .
На входы каждой схемы сумматора-вычитателя поступают двоичные разряды чисел Л^ и Б{, признак операции — сигнал СВ, перенос из младших разрядов в старшие и заем 2—1 из старших разрядов в младшие. Если сигнал СВ = 0, то 8 = Лп + Бп, если СВ = 1, то Я = Лп - Бп. Знаковые разряды ЗнР а, ЗнР в, сигнал СВ и сигнал заем из знакового разряда
ЗмЗн Р, который поступает с выхода первого сумматора-вычитателя Сум-Выч1, поступают на входы схемы для определения знака результата (рис. 2). Вычислитель Сум-Выч1 выполняет арифметические операции со старшими разрядами входных чисел. Сигнал заем из знакового разряда ЗмЗн Р определяется при вычитании чисел: если сигнал ЗмЗн Р = 0, то |лп| > |бп|, в
этом случае разность Я = Лп - Бп ; если сигнал ЗмЗн Р = 1, то|лп| < |бп|, в этом случае разность Я = Бп - Лп . Для получения разности операндов необходимо поменять местами входные числа. Информационный сигнал результата РЕЗ является выходным сигналом блока.
Рис. 2
Нейроподобный элемент вычисляет сумму $ и разность Я. входных двоичных разрядов; пороговый элемент вычисляет перенос р из младшего разряда в старший при суммировании и заем 71 из старшего разряда в младший при вычитания, что и демонстрирует функциональная схема сумматора-вычитателя на нейроподобных элементах (рис. 3), а результат
Таблица 2
Р / 7 Гг+1' ^ г _1 А В РЕЗ. р 7г
0 0 0 0 0 0
0 0 1 1 0 1
0 1 0 1 0 0
0 1 1 0 1 0
1 0 0 1 0 1
1 0 1 0 1 1
1 1 0 0 1 0
1 1 1 1 1 1
Сумма $ и разность Я. двоичных разрядов вычисляются как
$ / я=(рч1/ ад 0 А 0 вг.
При суммировании перенос Рг из младшего разряда в старший и заем 7г из старшего разряда в младший вычисляются по формулам
Р /7 = (Аг /В 0 СВ)+р.+1/7_1 + А+В. > 2 = 1, Р /7.=(А. / В. 0 СВ)+Р+1/1_1 + А.+В1 < 2 = 0.
На рис. 4 представлена структурная схема алгоритма параллельного сумматора-вычитателя, построенного на элементах нейронной логики.
Шаг 1. Начало.
Шаги 2—3. Вводятся десятичные числа а10 и В10 со своими знаками ЗнР А и ЗнР В. Десятичные числа преобразуются в двоичные: а10 — а2, в10 — в2, ЗнР А —>{0,1} и ЗнР В —>{0,1}. Команды программы:
Number-
Bin1=NumbersTenToBinary(number1.Text);numberBin2=NumbersTenToBinary(number2.Text); Int CB=(numberSign1AnumberSign2AKOP).
Арифметическая операция суммирования или вычитания определяется по формуле СВ: = ЗнР В КОП 0 ЗнР А.
Шаги 4—5. Двоичные разряды чисел а2, в2, знаковые разряды двоичных чисел ЗнР А, ЗнР в, сигнал операции СВ, сигнал заем из знакового разряда ЗмЗнР поступают на входы сумматора-вычитателя и схемы определения знака результата (СОЗР) numberBin1; number-Bin2; Int cb. Фрагмент программы:
Public static int numberSign1;public static int numberSign2; int KOP; bool
test;
Шаг 6. Анализируется сигнал операции суммирования или вычитания СВ: если СВ=0, то вычисляется сумма чисел Ап, Вп и осуществляется переход к шагу 7, если СВ = 1, то вычисляется разность чисел ап, Вп.
Фрагмент программы:
Int CB=(numberSign1AnumberSign2AKOP); if (CB=0);
answerBin=Addind(numberBin1, numberBin2); resultSign=numberSign1;
Шаг 7. Анализируется сигнал заем из знакового разряда ЗмЗнР, который вычисляется при вычитании чисел Ап и Вп. Если сигнал ЗмЗнР=0, это означает, что Ап > Вп, в этом случае вычисляется разность Ап-Вп и выполняется переход к шагу 9. Если сигнал ЗмЗнР = 1, это означает, что Ап < Вп, в этом случае вычисляется разность Вп-Ап и осуществляется и переход к шагу 10. Программные команды:
Bool test = BinaryComparison(numberBin1, numberBin2);
Шаг 8. Если СВ=0, то вычисляется сумма чисел РЕЗ: =ДП Ч+ДВЧ. Знаковому разряду результата присваивается знаковый разряд первого числа Зн РЕЗ:=ЗнР а; фрагмент программы:
AnswerBin = Adding(numberBin1, numberBin2); resultSign = numberSign1;
Шаги 9—10. Выполняется операция вычитания из большего числа по модулю меньшего числа. Знаковому разряду результата присваивается знаковый разряд большего числа. Если Ап > Вп, то вычисляется разность чисел Ап и Вп, РЕЗ:=ДПЧ-ДВЧ, Зн РЕЗ :=ЗнР а. Если Ап < Вп, то вычисляется разность чисел Вп и ап, РЕЗ:=ДВЧ-ДПЧ, Зн РЕЗ :=ЗнР в. Операторы программы:
Else if(CB==1&&test) { answerBin = Substraction(numberBin1, numberBin2); resultSign= numberSign1} else { answerBin = Substraction(numberBin2), number-Bin1); resultSign= (numberSign2AKOP;}
Шаг 11. результат и его знаковый разряд записываются в блок регистра результата (БРг Р);
Txt.Text = "Ответ в двоичной: "+ answerBin.Insert(0,resultSign+".");
Шаг 12. Конец.
При суммировании чисел знаковому разряду результата присваивается знаковый разряд первого числа Зн РЕЗ:=ЗнР а. При вычитании чисел знаковому разряду результата присваивается знаковый разряд большего числа по модулю. Знаковый разряд результата определяется по формуле
ЗнР РЕЗ = (СВ & ЗмЗнР) & ЗнР В V (СВ & ЗмЗнР) & ЗнР А, сигнал суммирования-вычитания СВ — по формуле
СВ = (ЗнР В 0 КОП) 0 ЗнР А .
Арифметический вычислитель с параллельной схемой на элементах нейронной логики, построенный на основе каскадного соединения п полных одноразрядных сумматоров-вычитателей [15, 16], выполняет арифметические операции сложения и вычитания двоичных чисел. Результатом выполнения операций является сумма $ или разность Я двоичных чисел (табл. 3) [17].
Регистр результата содержит некоторое число двоичных триггеров (количество разрядов), необходимых для получения результата. По сигналу разрешения на запись двоичные биты записываются параллельно в регистр результата [18].
Таблица 3
Число А ю Число В10 Число А2 Число В2 Код операции W2 Ww
68 29 0,1000100 0,0011101 Суммирование 0,1100001 97
36 47 0,0100100 0,0101111 Вычитание 1,0001011 -11
-43 57 1,0101011 0,0111001 Суммирование 0,0001110 14
-88 -49 1,1011000 1,0110001 Вычитание 1,0100111 -39
55 -34 0,0110111 1,0100010 Суммирование 0,010101 21
-29 42 1,0011101 0,0101010 Вычитание 1,1000111 -71
-87 -16 1,1010111 1,0010000 Суммирование 1,1100111 -103
65 38 0,1000001 0,0100110 Вычитание 0,0011011 27
-75 -31 1,1001011 1,0011111 Суммирование 1,1101010 -106
-68 25 1,1000100 0,0011001 Вычитание 1,1011101 -93
77 -34 0,1001101 1,0100010 Суммирование 0,0101011 43
-56 -71 1,0111000 1,1000111 Вычитание 0,0001111 15
49 32 0,0110001 0,0100000 Суммирование 0,1010001 81
-61 28 1,0111101 0,0011100 Вычитание 1,1011001 -89
-43 -22 1,0101011 1,0010110 Суммирование 1,1000001 -65
51 -10 0,0110011 1,0001010 Вычитание 0,0111101 61
-29 40 1,0011101 0,0101000 Суммирование 0,0001011 11
107 89 0,1101011 0,1011001 Вычитание 0,0010010 18
-54 -33 1,0110110 1,0100001 Суммирование 1,1010111 -87
21 88 0,0010101 0,1011000 Вычитание 1,1000011 -67
-102 82 1,1100110 0,1010010 Суммирование 1,0010100 -20
-94 -101 1,1011110 1,1100101 Вычитание 0,0000111 7
Примечание. Индексы „10" и „2" при числах А, В и W соответствуют десятичной и двоичной системам счисления; W — результат.
Время выполнения арифметических операций последовательным и параллельным вычислителями (Тпосл, Тпар) показано в табл. 4.
_Таблица 4
Число входных Тпосл, нс Тпар, нс
пар двоичных чисел
0 0 0
1 1 1
4 3 2
8 5 3
16 8 5
32 14 9
На графике, показанном на рис. 5, отображены результаты сравнительного анализа времени задержки для вычисления суммы и разности входных чисел с помощью последовательного и параллельного вычислителей.
Рис. 5
Итак, арифметический вычислитель, выполняющий операции сложения и вычитания чисел в формате с фиксированной запятой в прямом коде, может быть использован в задачах вычислительной модульной системы для разработки специализированных микропроцессоров. Сумма и разность одноразрядных двоичных чисел вычисляются на нейроподобном
элементе по формуле Si/Ri=(Pi+1/Zi_l)ФAiФBi . Перенос Pi из младшего разряда в старший
выполняется по формуле Pi = AiBi V Pi+i Ai V Pi+i Bi. Заем Zi из старшего разряда в младший
вычисляется по формуле Zi = AiBi VZ;_i Ai V Zt _ 4 Bi. Перенос и заем вычисляются на нейро-подобном и пороговом элементах, которые не приводят к аппаратным избыточным затратам цифровых специализированных модулей.
Скорость вычислений арифметических операций увеличится за счет реализации параллелизма при обработке данных, а также использования нейроподобных элементов, что позволит снизить аппаратную сложность устройств.
СПИСОК ЛИТЕРАТУРЫ
1. Шевченко В. П. Вычислительные системы, сети и телекоммуникации. М.: КноРус, 2022. 288 с.
2. Старков В. В. Архитектура персонального компьютера. Организация, устройство, работа. М.: Горячая линия — Телеком, 2022. 538 с.
3. Киселев С. В. и др. Аппаратные средства персонального компьютера. М.: Академия, 2022. 625 с.
4. Трофимов В. В. и др. Информационные технологии. М.: Юрайт, 2022. 392 с.
5. Кузин А. В., Демин В. М. Компьютерные сети. М.: Форум, Инфра-М, 2022. 385 с.
6. Шелухин О. И., Тенякшев А. М., Осин А. В. Моделирование информационных систем. М.: Радиотехника, 2022. 368 с.
7. Рыбин С. В. Дискретная математика и информатика. СПб: Лань, 2022. 749 с.
8. Гуревич Д. З., Елизаров В. Н., Рувинский Б. И. Большие интегральные схемы и вычислительные машины четвертого поколения. М.: ЦНИИ „Электроника", 2021. 783 с.
9. Пат. 2780299 РФ. Параллельный сумматор-вычитатель на элементах нейронной логики / С. С. Шевелев Опубл. 21.09.2022. Бюл. № 7.
10. Гаврилов М. В., Климов В. А. Информатика и информационные технологии. М.: Юрайт, 2022. 383 с.
11. ХогдалД. С. Анализ и диагностика компьютерных сетей. М.: ЛОРИ, 2022. 350 с.
12. Хлебников А. А. Информационные технологии. М.: КноРус, 2021. 466 с.
13. Микропроцессоры и микропроцессорные системы / Под ред. В. Б. Смолова. М.: Радио и связь, 2022. 328 с.
14. Шевелев С. С. Устройство выполнения логических и арифметических операций // Программная инженения. 2021. Т. 12, № 7. С. 350—357. DOI: 10.17587/prin.12.350—357.
15. Трояновский В. М. Информационно-управляющие системы и прикладная теория случайных процессов. М.: Гелиос АРВ, 2022. 390 с.
16. Никитюк Н. М. Микропроцессоры и микро-ЭВМ. Применение в приборостроении и в научных исследованиях. М.: Энергоиздат, 2022. 168 с.
17. Shevelev S. S. Parallel-sequential adder-subtrador with the highest digits forward on neurons // №ишсотрШ:еге. 2021. Vol. 23, N 3. Р. 5—14. DOI: 10.18127/j19998554-202103-01/.
18. Пат. 2739343 РФ. Устройство поразрядного вычисления логических и арифметических операций / С. С. Шевелев. Опубл. 23.12.2020. Бюл. № 36.
Сведения об авторах
Виталий Семенович Титов — д-р техн. наук, профессор; Юго-Западный государственный универ-
ситет, кафедра вычислительной техники; E-mail: vt.swsu@yandex.ru Сергей Степанович Шевелев — канд. техн. наук, доцент; Юго-Западный государственный универси-
тет, кафедра информационной безопасности; E-mail: schewelew@mail.ru
Поступила в редакцию 02.06.2023; одобрена после рецензирования 24.08.2023; принята к публикации 27.09.2023.
REFERENCES
1. Shevchenko V.P. Vychislitel'nyye sistemy, seti i telekommunikatsii (Computing Systems, Networks and Telecommunications), Moscow, 2022, 288 p. (in Russ.)
2. Starkov V.V. Arkhitektura personal'nogo komp'yutera. Organizatsiya, ustroystvo, rabota (Architecture of a Personal Computer. Organization, Arrangement, Work), Moscow, 2022, 538 p. (in Russ.)
3. Kiselev S.V. et al. Apparatnyye sredstva personal'nogo komp'yutera (Personal Computer Hardware), Moscow, 2022, 625 p. (in Russ.)
4. Trofimov V.V. et al. Informatsionnyye tekhnologii (Information Technologies), Moscow, 2022, 392 p. (in Russ.)
5. Kuzin A.V., Demin V.M. Komp'yuternyye seti (Computer Networks), Moscow, 2022, 385 p. (in Russ.)
6. Shelukhin O.I., Tenyakshev A.M., Osin A.V. Modelirovaniye informatsionnykh sistem (Modeling of Information Systems), Moscow, 2022, 368 p. (in Russ.)
7. Rybin S.V. Diskretnaya matematika i informatika (Discrete Mathematics and Computer Science), St. Petersburg, 2022, 749 p.
8. Gurevich D.Z., Elizarov V.N., Ruvinsky B.I. Bol'shiye integral'nyye skhemy i vychislitel'nyye mashiny chetvertogo pokoleniya (Large Integrated Circuits and Computing Machines of the Fourth Generation), Moscow, 2021, 783 p. (in Russ.)
9. Patent RU 2780299, Parallel'nyy summator-vychitatel' na elementakh neyronnoy logiki (Parallel Adder-Subtractor on Elements of Neural Logic), S. Shevelev, Patent application no. 2020129345, Priority 04.09.2020, Published 21.09.2022, Bulletin 7. (in Russ.)
10. Gavrilov M.V., Klimov V.A. Informatika i informatsionnyye tekhnologii (Informatics and Information Technologies), Moscow, 2022, 383 p. (in Russ.)
11. Haugdahl J.S. Network Analysis and Troubleshooting, Addison-Wesley Professional, 2000, 357 p.
12. Khlebnikov A.A. Informatsionnyye tekhnologii (Information Technologies), Moscow, 2021, 466 p. (in Russ.)
13. Smolov V.B., ed., Mikroprotsessory i mikroprotsessornyye sistemy (Microprocessors and Microprocessor Systems), Moscow, 2022, 328 p. (in Russ.)
14. Shevelev S.S. Programmnaya Ingeneria, 2021, no. 7(12), pp. 350-357, DOI: 10.17587/prin.12.350-357.
15. Troyanovsky V.M. Informatsionno-upravlyayushchiye sistemy i prikladnaya teoriya sluchaynykh protsessov (Information and Control Systems and Applied Theory of Random Processes), Moscow, 2022, 390 p. (in Russ.)
16. Nikityuk N.M. Mikroprotsessory i mikro-EVM. Primeneniye v priborostroyenii i v nauchnykh issledovaniyakh (Microprocessors and Microcomputers. Application in Instrumentation and Scientific Research), Moscow, 2022, 168 p. (in Russ.)
17. Shevelev S.S. Neurocomputers, 2021, no. 3(23), pp. 5-14, DOI: https://doi.org/10.18127/j19998554-202103-01.
18. Patent RU 2739343, Ustroystvo porazryadnogo vychisleniya logicheskikh i arifmeticheskikh operatsiy (Device for Bit-by-Bit Calculation of Logical and Arithmetic Operations), S. Shevelev, Patent application no. 2020129326, Priority 04.09.2020, Published 23.12.2020, Bulletin 36. (in Russ.)
Data on authors
Vitaliy S. Titov
Dr. Sci., Professor; The Southwest State University, Department of Computer Technique; E-mail: vt.swsu@yandex.ru
PhD, Associate Professor; The Southwest State University, Department of Information Security; E-mail: schewelew@mail.ru
Sergey S. Shevelev
Received 02.06.2023; approved after reviewing 24.08.2023; accepted for publication 27.09.2023.
