CC BY
95
Молодченко Ж.А., Сотов Л.С., Харин В.Н. АППАРАТНЫЙ АКСЕЛЕРАТОР СЕРВЕРА ФОРМАТИРОВАНИЯ ДАННЫХ
В задачах защиты информации, существует проблема, связанная с необходимостью преобразования форматов хранения и обработки данных. При этом можно выделить два класса преобразования - подстановка и перестановка [1]. Для решения этих задач разрабатываются программные и аппаратные конверторы данных. Преимуществом аппаратных конверторов является высокое быстродействие и не требовательность к ресурсам вычислительной системы. Недостатком является недостаточная гибкость при решении различных задач.
В настоящей работе предлагается унифицированное решение в виде аппаратной реализации форматирующей функции методом перестановок, параметрически адаптируемой к заданной паре исходного и результирующего представлений (форматов) структур данных. Структура данных представляется в виде множества бинарных векторов х = (л:15...9#дг) г индексы элементов которых определяют весовые коэффициенты элементов данных.
Работа посвящена разработке и моделированию высокоскоростного аппаратного устройства обеспечивающего процесс управляемой побитовой транспозиции информации у = Я(х:,у) (форматирующего преобразования), при этом управляющим параметром является вектор у = , где числа разрядности 1ое2(^) . Предла-
гаемый акселератор может быть использован в системах защиты информации от несанкционированного доступа
[2] .
На рисунке 1 представлена блок-схема акселератора управляемой битовой перестановки информации.
Рисунок 1 Акселератор управляемой битовой перестановки информации.
Акселератор состоит из дешифратора перестановки (ДП), сдвигового регистра данных (СР), реализующего функцию входного стека !!і^, двойного буферного регистра накопления и хранения форматированных данных (БР), регистра управляющих кодов (УК), генератора тактовых импульсов (ГТИ).
Рисунок 2 Схема дешифратора перестановки вектора длиной 8 бит.
На рисунке 2 представлена схема дешифратора перестановки для трех уровней, позволяющая выполнять перестановку бинарного вектора данных из восьми элементов.
В общем случае дешифратор перестановок состоит из K = log2(N) уровней узлов дешифрации, выполняющих
функцию перестановки бинарного вектора данных (Xj,x2,...,xf,---XN) , соединенных входами с регистром управляющих кодов (УК), а выходами с двойным буферным регистром накопления и хранения форматированных данных (БР). Для ускорения работы входные данные поступают через стек типа fifo. Это позволяет сократить задержки, связанные с подготовкой данных и передачей их через интерфейс ЭВМ. Каждый узел дешифрации выполнен в виде элементов SEL0, SEL. Элемент SEL0 имеет логическую формулу Y =X,Y2 = X , элементы SEL имеют логическую формулу Y = Xj хX2,Y2 = Xj xX2 и образуют двоичное дерево. Для выполнения транспозиции
J_
2N'
ствует обратное x=R , причем R(x,y)==R l(x,y) , то есть повторное использование данного преобра-
зования переводит бинарный вектор х в себя x = R(R(x,y),y) .
Акселератор битовых перестановок сервера форматирования данных работает следующим образом. По переднему фронту сигнала генератора тактовых импульсов (ГТИ) на выход регистра (БР) поступает текущий бит данных в формате хранения, текущий управляющий код загружается в регистр (УК) и поступает на уровни дешифратора перестановок (ДП), с выходов которых управляющий сигнал поступает на соответствующий вход разрешения записи двойного буферного регистра накопления и хранения форматированных данных (БР) . По
зектора из N бит необходимо ^ = 2М(1 - —) - элементов. Для форматирующего преобразования у = суще-
заднему фронту сигнала генератора тактовых импульсов данные со входа регистра (СР) записываются в соответствующую ячейку регистра (БР). Процесс повторяется N раз, после чего регистр (БР) оказывается полностью заполненным, операция транспозиции блокируется, и выполняется операция записи транспонированных данных во второй регистр хранения (БР) . Перед записью во второй буферный регистр (БР) осуществляется проверка отсутствия в нем данных, в противном случае выполняется необходимое число тактов ожидания. После процедуры записи транспозиции подвергается следующий пакет данных. Условием продолжения процесса транспозиции является наличие данных в регистрах (СР), (УК) и наличие свободных элементов регистра (БР) . При своевременном поступлении данных полный цикл транспозиции выполняется за N тактовых импульсов. Для исключения возможности потери информации обмен данными между модулями построен по стандартной схеме запрос - подтверждение - дезактивация запроса - дезактивация подтверждения. Модули УК и ДП, БР и ДП, БР и СР соединены между собой шинами данных и линиями управления TXD и RXD. Управляющие коды модуля УК подаются на ДП с использованием K = log2(N) -разрядной шины данных. Остальные шины данных бинарные. Предлагаемое выполнение акселератора позволяет обеспечить высокоскоростное преобразование форматов данных.
Моделирование асинхронных режимов работы аппаратного акселератора битовых перестановок сервера форматирования данных проводилось с использованием TLM (Transaction-Level Model) модели в среде SYSTEMC
[3]. Целью исследований являлось определение оптимальных по быстродействию режимов работы и определение предельных скоростей форматирования данных.
Основная задержка сигнала At происходит на логических уровнях дешифратора перестановки. Эта задержка увеличивается с увеличением длины бинарного вектора данных (х, х2,..., х-,...xN) . At = Z- log2(N) , где т -задержка на логическом элементе SEL. При этом прямое и обратное преобразование занимают одинаковое время и могут выполняться одним и тем же блоком.
На рисунке 3 приведены кривые зависимости скорости выходного потока данных от пропускной способности SBx канала входных данных. Результаты получены для различных значений частот генератора тактовых импульсов f = 100МГц, f = 250МГц . Для кривых 1, 2 пропускная способность канала передачи управляющих кодов Sc равна пропускной способности канала передачи данных. Кривая 3 получена для S^ = 1,1 -Sk .
-1, f=100 МГц 2, f=250 МГц 3, f=250 МГц* |
г-соч-сосоюг-со'';гаэсооосоаэо
сосоаэюсосчсог-юсоч-оаэосчо
сог-г-соаэоч-сч'';гсооюсчсоаэю
t-t-t-t-t-CNCNCO^COCN
CD
Sbx,^/c
Рисунок 3 Зависимости скорости форматирования данных методом перестановки от пропускной способности канала входных данных для различных частот генератора тактовых импульсов.
При малой, S^- <3500 кБ/с, пропускной способности канала входных данных кривые сливаются. Время на
преобразование составляет At = 1/f . При тактовой частоте f = 250МГц и N = 256 , допустимая задержка на логический элемент SEL составляет не более т = At /log2(N) = 0,5нс . При данной частоте тактового генератора скорость форматирования составляет около S«7,8МБ/с .
Скорость передачи управляющих кодов по K - разрядной шине должна быть не ниже скорости последовательной передачи данных. Если частота генератора тактовых импульсов f > 3,8-S0 , где S0 = mm(S¿.,S^) , Sk - максимальная частота передачи K - разрядных управляющих кодов, S - максимальная частота передачи битов данных, скорость форматирования определяется величиной S = So/8Б/с . В противном случае максимальная скорость форматирования определяется частотой генератора тактовых импульсов и составляет
S = f /33Б/с .
При использовании существующей элементной базы, исследуемый аппаратный акселератор может использовать полный ресурс стандарта USB2.0 [4], согласно которому обеспечивается скорость передачи данных 12 Мб/с (full speed mode) и 480 Мб/с (high speed mode).
При необходимости увеличения скорости необходимо использовать схему параллельного форматирования данных с подключением акселератора к параллельному интерфейсу передачи данных.
Блок-схему акселератора с последовательной передачей входных данных нетрудно адаптировать к параллельной передаче. В этом случае входной FIFO стек СР должен иметь разрядность M , где M - разрядность выходной шины интерфейса, например, M = 32 для стандарта PCI 2.2 [5]. Дешифратор перестановки разряд-
ности M состоит из M одноразрядных дешифраторов ДП (рисунок 2). Регистр управляющих кодов УК должен иметь разрядность KхM , обеспечивая одновременную работу M одноразрядных дешифраторов перестановок. Анализ скорости форматирования данных в этом случае показывает, что она возрастает приблизительно в M раз. Для акселератора с тактовой частотой f = 250МГц и разрядностью M = 32 скорость форматирования
данных будет равна S « 250МБ/с .
В работе [6] для обеспечения повышенного уровня информационной безопасности в распределенных реляционных СУБД предлагалось использовать архитектуру ПЭВМ с использованием системы массового обслуживания на базе спецпроцессоров, осуществляющих содержательную обработку запросов легитимных пользователей системы. Высокая скорость преобразования форматов данных аппаратного акселератора сервера форматирования дает возможность построения системы, в которой коммерческий высокопроизводительный процессор осуществляет функции не только файлового и административного серверов управления системой массового обслужива-
ния, но и сервера виртуальной памяти для хранения промежуточных результатов обработки запросов пользователей системы.
Таким образом, в работе предложено унифицированное решение, блок-схема и модель аппаратного акселератора, реализующего форматирующую функцию методом перестановок, параметрически адаптируемую к заданной паре исходного и результирующего представлений (форматов) структур данных. Максимальная скорость форматирования с использованием 32 разрядной шины данных S«250МБ/с , при допустимой задержке на логический
вентиль дешифратора перестановок т = 0,5нс . Максимальная скорость форматирования с последовательной би-
товой шины данных S « 7,8МБ /с , при допустимой задержке на логический вентиль дешифратора перестановок т = 0,5нс . Обратное форматирующее преобразование выполняется с теми же скоростями аналогичным аппаратным акселератором сервера форматирования данных.
ЛИТЕРАТУРА
1. Б. Шнайдер. Прикладная криптография, 2-е издание: протоколы, алгоритмы, исходные тексты на языке Си. Под редакцией П.В. Семьянова. М., Триумф, 2002. С.14.
2. Молодченко Ж.А., Сотов Л.С., Харин В.Н. Модуль сервера форматирования в распределенных реляционных СУБД с повышенным уровнем ИБ НАДЕЖНОСТЬ И КАЧЕСТВО. Труды международного симпозиума В 2-х томах. Том 1. /Под ред. Н.К. Юркова.—Пенза: Изд-во Пенз. гос. ун-та, 2006. - 410 с.
3. IEEE Standard SystemC® Language Reference Manual Version 2.2 ISBN 0-7381-4871-7 SH95505.
4. Rudolf Usselmann. USB Function IP Core Rev. 1.5 January 27, 2002.
5. Miha Dolenc, Tadej Markovic. PCI IP Core Specification. Rev. 1.2. July 16, 2004.
6. Молодченко Ж.А., Сотов Л.С., Харин В.Н. Модуль генерации форматирующих сред в распределенных реляционных СУБД. Труды международного симпозиума В 2-х томах. Том 1. /Под ред. Н.К. Юркова.—Пенза: Изд-во Пенз. гос. ун-та, 2006. - 410 с.
