Проектирование адаптивной нечетко-логической системы управления. Часть II Текст научной статьи по специальности «Электротехника, электронная техника, информационные технологии»

УДК 621:658.011.56

М. В. Бобырь

ПРОЕКТИРОВАНИЕ АДАПТИВНОЙ НЕЧЕТКО-ЛОГИЧЕСКОЙ СИСТЕМЫ УПРАВЛЕНИЯ.

ЧАСТЬ II

Рассмотрены вопросы, связанные с проектированием адаптивной нечетко-логической системы управления прецизионным оборудованием. Приведены структурные схемы, позволяющие оценить принцип ее работы.

Ключевые слова: нечеткая логика, нечеткий логический вывод, системы управления, адаптация.

Введение. В первой части настоящей статьи была рассмотрена структура адаптивной нечетко-логической системы управления оборудованием с ЧПУ, позволяющей в режиме реального времени компенсировать возмущающие воздействия на технологическую систему „станок—приспособление-инструмент—деталь" [1, 2]. Ниже рассмотрены структурные элементы адаптивной системы управления и принцип их работы, которые не приведены в первой части статьи.

Элементные блоки адаптивной системы управления. Блок ввода выходной переменной (БВВП) используется для хранения информации о выходной переменной, заданной параметризованной функцией принадлежности (ФП). На рис. 1, а представлена его структурная схема, причем выходным является сигнал, формируемый на шине D[47.. .0].

Логические элементы DD7.1^DD7.5 представляют собой ОЗУ (RAM16K), выполненные на логических схемах КР537РУ8. Для записи информации в ОЗУ необходимо установить в положение „логический нуль" сигнал W/R=0. Процесс записи ячеек ОЗУ (прошивки) аналогичен записи данных в блок ввода информации. Так, например, если выходная переменная задана ФП, представленной на рис. 2, а, то терм y1 хранится в ОЗУ DD7.1 (у1^ DD7.1), при этом данные, передаваемые по А[9...0], соответствуют значениям по оси абсцисс терма y1, а данные, передаваемые по Y1[7.0], соответствуют значениям по оси ординат терма y1. Аналогично прошиваются и остальные ОЗУ: терм y2 ^ DD7.2, терм y3 ^ DD7.3, терм y4^DD7.4, терм y4 ^ DD7.5. Следует учитывать, что данные, вводимые по Y1[7.0], являются целыми числами и находятся в диапазоне 0—255. Чтобы данные величины принадлежали диапазону значений 0—1, их необходимо разделить на 100. Для передачи информации из БВВП необходимо на входе логических элементов ОЗУ (DD7.1^DD7.5) установить W/R=1.

Блок усечения термов выходной переменной (БУТВП) предназначен для усечения термов выходной функции принадлежности. Структурная схема данного блока приведена на рис. 1, б, а графический результат выполнения данной операции — на рис. 2, б. Логические элементы DD8.1^DD8.10 выполнены на компараторах К555СП1. Буферные схемы DD9.1^DD9.10 выполнены на элементах К555АП6. Блоки ОЗУ DD10.1^DD10.5 выполнены на ОЗУ (RAM16K) КР537РУ8.

Для записи минимального значения между d и с в ОЗУ необходимо с помощью выхода микроконтроллера RB3 подать на входной ОЗУ W/R сигнал логического нуля, т.е. WR=0. Связки компараторов выбирают минимальный сигнал и пропускают его в буфер данных. Рассмотрим случай y1<d1. На вход компаратора DD8.1 подаются старшие разряды y1[7.4] и d1[7.4], а на компаратор DD8.2 — младшие y1[3 .0] и d1[3 .0]. Если y1<d1, то на выходе компаратора DD8.2 „<" будет логическая единица, и буферная схема DD9.2 заблокируется. При этом на выходе компаратора „>" будет логический нуль, который откроет буферную схему DD9.1 для записи в нее минимального значения у1[7.0]. Схема ОЗУ DD10.1 настроена на запись в нее информации, так как WR=0. После того как

с А[9...0] поступит первый сигнал на схему ОЗУ 0010.1, она запишет минимальный сигнал >^[7.. .0], поступающий из буферной схемы 009.1. Остальные связки компараторов 008.3+008.10, буферных схем 009.3+009.10 и ОЗУ 0010.2+0010.5 работают аналогичным образом. При этом в блоке 0010.1 хранится сигнал е1[7.0], т.е. первый терм усеченной выходной ФП. Так же записываются и остальные усеченные термы ФП. а) б)

Л[7...0] ¿,[7.0] Л[7...4] 4[7...4]

Микроконтроллер (Р1С 16Е887) КБ2 ИЛ! И01 И02

А[0..9] ГД0..7]

1 J 007.1 я J

А Г

0 КАМ16К 0

9 7

Щ/К

007.2

А Г

0 КАМ16К 0

9 7

Щ/К

007.3

А Г

0 КАМ 16К 0

9 7

Щ/К

007.4

А Г

0 КАМ 16К 0

9 7

Щ/К

007.5

А Г

0 КАМ 16К 0

9 7

Щ/К

Г2[39..0]

У1[7..0]

У2[15..8]

Уз[23..16]

У4[31..24]

У5[39..32]

У2[15.8] ¿¡[15.8]' У2[15.12] ¿¡[15.12;

Уз[23.16]

¿3[23...16Т Уз[23.20] ¿з[23.20;

У4[31.24_]

¿.[3 Л[3

¿4[3

У5[39.32] «Ь[39...32Т Л[39 4[39...36]

Рис. 1

0/1

0/1

0/1

0/1

0/1

0 200

220 240 260 280 300 320 у

200

220 240 260 280 300 320 у

Рис. 2

Блок объединения усеченных термов выходной переменой (БОУТВП) используется для объединения усеченных термов выходной ФП в один массив данных (рис. 3). Структурная схема данного блока приведена на рис. 4, а. Логические элементы 0011.1^0011.8 выполнены на компараторах К555СП1, буферные схемы 0012.1^0012.8 — на элементах К555АП6, блок ОЗУ 0013.1 — на ОЗУ (ЯЛМ16К) КР537РУ8. Для записи информации в блок ОЗУ Ж/Я=0. Для передачи сигналов (режим чтения) от блоков ОЗУ 0010.1^0010.5 необходимо входной сигнал буферных схем 0010.1^0010.5 установить в состояние логической единицы.

0,4

Ц'(у)

[

200

220 240

260 Рис. 3

280 300

320 у

Связки компараторов выбирают максимальный сигнал из усеченных ФП, хранимых в блоках ОЗУ 0010.1^0010.5 на шине Е[39...0], и пропускают его в буфер данных, построенных на схемах 0012.1^0012.8.

Принцип работы БОУТВП следующий. На вход компаратора 0011.1 подаются старшие разряды е1[7.4] и е2[15...12], а на 0011.2 — младшие е1[3.0] и е2[11...8]. Если е1<е2, то на выходе компаратора 0011.2 „<" будет сигнал логической единицы, который заблокирует буферную схему 0011.1. При этом на выходе компаратора „>" будет логический нуль, откроется буферная схема 0012.2 для записи в нее максимума е2[15...8]. После того как в буферные схемы 0012.1^0012.2 поступит максимальный сигнал (в схему 0012.2) /1[7.0]=шах(е1, е2) из двух сравниваемых, аналогичным образом будет получен сигнал /1, который сравнивается с е3[23...16]. При этом максимум/2 из двух/1 и е3/2[15.8]=шах(/1, е3) поступит в одну из двух буферных схем 0012.3^0012.4. Запись остальных ячеек ОЗУ (/2^/5) осуществляется аналогичным образом.

Блок дефаззификации (БД) предназначен для формирования дефаззифицированного значения выходной переменной на основе [3—5]

У =

Е У1 ^,(у)/ V

ы_= м

к V

у)1 2

I=1

0

Структурная схема БД для нахождения первой суммы £1 приведена на рис. 4, б, а для определения второй суммы £2 — на рис. 4, в. Процедуру определения суммы £1 необходимо разделить на две операции. Первоначально между собой перемножаются два операнда, затем полученные результаты на каждой итерации суммируются. Для перемножения операндов у и ц.'(у) используется умножитель 0018.1 [6], выполненный на основе логической схемы К555ИП9, функционирующий согласно алгоритму Бута, суть которого состоит в последовательном многотактном формировании произведения за счет весового алгебраического суммирования множимого.

а)

е,[7...0] _ е5[15-8]" Ы7...4] е2[15-12]

н

е,[3-0]

/Ы 11-8]

Г

Щ

Л

Е[39-0]

е3[23-16] /¡[7-4]

ез[23-19]

И

Л[3-0] /«[18-15]

1

Г

Л

Я11-8]

' ,й4[27-

е4[31-24] /2[15-

Я

I

Л

е3[39-32] Я23-

,20ТН- А ^ 8

/з[19-16] .е5[35-32]

Й

ЕГЬ

б)

/431-24]

/4[27-24]

И [3-0]

/4[31-28]

И [7-4]

АО

А1

А2 .40

А3

80 Б2

81

82 С4

83 К555ИМ6

СО

к Р.С1 микроконтроллера 0016.1 '

АО

А1

А2 .ЧО

А3 Ч1

80 Б2

81 Б8

82 С4

83 К555ИМ6

СО

Е Б0

Т

А1 81

А8 К555АП6 88

И [7-0]

О РЛ Й

О О

1

2 1

3

4 2

5

6 3

7

4

С

ОН 5

ОЬ

БО 6

Б1 555ИР13 7

'Н

в)

А [9-2]

А [9-0]

«[7-0]

В

X

О ЫРЬ

1

2

3

4

5

6 Й

7

С

У

Н

БЕ К555ИП9

ЕХ

к ЯС2

микроконтроллера

О 0 1 РЛ Й О

2 1

3

4 2

5

6 3

7

С 4

ОН 5

ОЬ

БО 6

Б1 555ИР1: 7

А [1-0]

РЛ Й

О

1

2

3

4

5

6

К555ИР13 7

Рис. 4

В режиме умножения на входе Н должен действовать сигнал логической единицы. На входы схемы умножителя Х[7,..0] подается параллельный код сигнала, записанного в ОЗУ 0013.1. На информационный вход У умножителя 0018.1 передается последовательный код адреса, соответствующего номеру ячейки «[7-0], в которой хранятся данные, передаваемые на входы Х[7,..0] умножителя. Вход умножителя С подключен к генератору импульсов О. Параллельный код адреса А[9-0] преобразуется в последовательный с помощью двух

0014.1

Б0

А1

81

А8

88

0015.1

Б0

81

0014.2

Л

А8

88

Б0

/2115-4]

А1

81

0/1

А8

88

Б0

81

0018.1

А8

88

Б0

/3[23-16]

/2[15-8]

81

0013.1

А8

88

Л

7

Б0

А1

81

А8

88

0019.1

0019.2

0012.7

А [9-0]

0013.1

А1

81

НАМ 16К

9

А8

88

от РБ3

0012.8

0011.8

Л

Л

А1

81

А8

88

+5У

+5У

от РБ4

сдвиговых регистров 0019.1+0019.2, которые работают в режиме „сдвиг вправо". Регистровые схемы выполнены на цифровых схемах К555ИР13. Шина А[9...0] 10-разрядная, поэтому на первую схему 0019.1 подаются старшие разряды А[9...2], а на вторую 0019.2 — младшие А[1...0]. Чтобы информация не была потеряна при наращивании сдвиговых регистров, седьмой выход схемы 0019.1 подключен к входу 0И второго сдвигового регистра 0019.2. Последовательный код с шины А[9...0] снимается с первого выхода второй схемы 0019.2 и передается на информационный вход умножителя У. Такое подключение логических элементов позволяет выполнять операцию умножения двух операндов. Полученное произведение передается в последовательном коде на вход ИС2 микроконтроллера, который помещает в своей памяти первое произведение. Далее последовательно перемножаются в умножителе 0018.1 последующие номера адресов ячеек памяти ОЗУ 0013.1 на соответствующие данные, хранимые в этих ячейках, а результат произведения записывается в память микроконтроллера. После выполнения всех операций умножения микроконтроллер по заданной программе рассчитывает суммарное значение произведений Е1.

Для определения второй суммы Е2 необходимо последовательно сложить все данные, записанные в буферную схему 0013.1. Для этого ОЗУ 0013.1 переводится в режим чтения информации, на входе ЩК=1 устанавливается логическая единица, а на сумматоры 0014.1 передаются младшие разряды_/4[27...24] и суммы А[3...0], полученные на 1-й итерации, а на сумматор 0014.2 передаются старшие разряды/4[31...28] и суммы й[7...4]. В качестве сумматоров 0014.1+0014.2 используются цифровые схемы К555ИМ6. Результат суммирования, полученный на 1-й операции, хранится в буферной схеме ОЗУ 0015.1. После выполнения всех итераций результирующая сумма Е2 будет храниться в буферной схеме 0015.1. Для передачи полученного значения суммы Е2 в микроконтроллер параллельный 8-разрядный код Л[7...0] преобразуется в последовательный. Для этой операции используется регистр сдвига 0016.1, выполненный на логической схеме К555ИР13. На ее входы данных 0 подается 8-разрядный код й[7...0], а с седьмого выхода снимается последовательный код, который передается на вход микроконтроллера ЯС1.

После определения двух суммарных значений Е1 и Е2 МК по заданной программе выполняет процедуру деления первой суммы на вторую 21/Е2. Результат процедуры является выходным значением, полученным в ходе реализации нечеткого логического вывода. Проведенные экспериментальные исследования показали эффективность предложенной адаптивной системы управления исполнительными механизмами оборудования с ЧПУ [7, 8], в частности, точность при механической обработке изделий повысилась не менее чем на 10 %, а скорость принятия управляющих решений при компенсации внешних факторов, действующих в режиме реального времени на технологическую систему „станок—приспособление— инструмент—деталь", повысилась в 1,5 раза.

Заключение. Таким образом, предлагаемая структурная схема адаптивной системы управления исполнительными механизмами оборудования с ЧПУ, рассмотренная в первой части статьи, позволяет в режиме реального времени повысить точность механической обработки изделий, а также увеличить скорость принятия решений в случае воздействия внешних факторов.

Работа выполнена в рамках гранта Президента РФ МК-277.2012.8 и ФЦП, государственный контракт № 14.740.11.1003.

СПИСОК ЛИТЕРАТУРЫ

1. Яблочников Е. И., Молочник В. И., Гусельников В. С. Метод разработки групповых технологических процессов для оборудования с числовым программным управлением // Изв. вузов. Приборостроение. 2010. Т. 53, № 6. С. 63—67.

Автоматизированная система управления технологическими операциями

71

2. Акульшин Г. Ю., Бобырь М. В., Ширабакина Т. А. Система фиксации деталей на основе электрореологического эффекта // Изв. вузов. Приборостроение. 2012. Т. 55, № 2. С. 47—50.

3. Бобырь М. В., Титов В. С. Интеллектуальная система управления температурными деформациями при резании // Автоматизация и современные технологии. 2011. № 5. С. 3—7.

4. Бобырь М. В. Диагностика оборудования с ЧПУ методами нечеткой логики // Промышленные АСУ и контроллеры. 2010. № 1. С. 18—20.

5. Рутковская Д., Пилиньский М., Рутковский Л. Нейронные сети, генетические алгоритмы и нечеткие системы. М.: Горячая линия-Телеком, 2006. 452 с.

6. Угрюмов Е. П. Цифровая схемотехника. СПб: БХВ-Петербург, 2004. 528 с.

7. Титов В. С., Бобырь М. В., Милостная Н. А. Автоматическая компенсация тепловых деформаций шпиндельных узлов прецизионного оборудования с ЧПУ // Промышленные АСУ и контроллеры. 2006. № 11. С. 31—35.

8. Бобырь М. В., Титов В. С., Анциферов А. В. Алгоритм высокоскоростной обработки деталей на основе нечеткой логики // Мехатроника, Автоматизация, Управление. 2012. № 6. С. 21—26.

Сведения об авторе

Максим Владимирович Бобырь — канд. техн. наук, доцент; Юго-Западный государственный университет,

кафедра вычислительной техники, Курск; E-mail: fregat_mn@rambler.ru

Рекомендована Юго-Западным Поступила в редакцию

государственным университетом 18.02.13 г.

УДК 621:658.011.56

И. Е. Чернецкая, Е. С. Яхонтова

АВТОМАТИЗИРОВАННАЯ СИСТЕМА УПРАВЛЕНИЯ ТЕХНОЛОГИЧЕСКИМИ ОПЕРАЦИЯМИ С ПОМОЩЬЮ МЕТОДОВ НЕЧЕТКОЙ ЛОГИКИ

Предложена автоматизированная система управления технологическими операциями процесса шлифования, особенностью которой является использование методов нечеткой логики для контроля параметров поверхности обрабатываемой детали.

Ключевые слова: автоматизированная система управления, нечеткая логика, шлифование.

На современных предприятиях станки с ЧПУ используются на всех этапах обработки детали. Наилучшее качество поверхности достигается при шлифовании, которое является одной из завершающих операций технологического процесса.

При шлифовании детали критерием качества является шероховатость поверхности, которая представляет собой совокупность неровностей с относительно малыми шагами. В процессе шлифования детали возникают возмущающие воздействия, которые усиливают деформацию и вибрацию технологической системы. В результате происходят отклонения от заданных допусков шероховатости. В связи с этим возникла необходимость разработки автоматизированной системы управления шлифовальными операциями с помощью методов нечеткой логики, обеспечивающей контроль и корректировку параметров обрабатываемой поверхности детали в режиме реального времени.

Структурная схема автоматизированной системы управления представлена на рис. 1 (здесь 1 — деталь, 2 — шлифовальные круги, 3 — держатель и управляющий механизм,