CC BY
321
УДК 004.421.2:517.443 ББК З811.3:В161.911
Н.Н. ИВАНОВА, НА. ГАЛАНИНА, Д.В. МОИСЕЕВ
ОСОБЕННОСТИ РЕАЛИЗАЦИИ АЛГОРИТМА БПФ НА ПЛИС ТИПА ЕРСА*
Ключевые слова: быстрое преобразование Фурье (БПФ), конвейерная архитектура, БПФ по основанию 22, программируемые логические интегральные схемы (ПЛИС), ПЛИС типа FPGA.
Быстрое преобразование Фурье (БПФ) является одним из часто используемых алгоритмов в цифровой обработке сигналов. В статье описываются алгоритм БПФ по основанию 2 (БПФ-22) и его реализация в виде одноканального конвейерного процессора с обратной связью. Данная архитектура БПФ имеет такую же мультипликативную сложность, как и БПФ по основанию 4, но сохраняет простую структуру так называемой «бабочки» БПФ по основанию 2. Реализация была выполнена на ПЛИС типа FPGA, поскольку они могут обеспечить более высокую вычислительную скорость, чем цифровые сигнальные процессоры. Процессор БПФ по основанию 22 был разработан с использованием языка описания аппаратных средств VHDL на Хй-п XC6VLX75T. Моделирование показало, что частота разработанного процессора равна 465 МГц, а время выполнения 256-точечного алгоритма БПФ - 0,113 мс. Полученные результаты могут быть использованы в дальнейших исследованиях при выборе оптимального варианта реализации алгоритма БПФ.
Быстрое преобразование Фурье (БПФ) используется во многих областях науки и техники [1, 6, 8, 9, 12]. При этом одним из наиболее важных его применений можно считать цифровую обработку сигналов (ЦОС), осуществляемую в режиме реального времени [2, 3, 7]. В ЦОС данное преобразование позволяет перейти от вычислений во временном пространстве к вычислениям в частотном пространстве, благодаря чему для выполнения фильтрации сигналов и получения оценки степени их корреляция необходимо произвести наименьшее количество операций.
При выборе способа реализации алгоритма БПФ необходимо учитывать такие критерии, как скорость и точность выполнения преобразования, сложность его аппаратной реализации и т.д. При этом для систем реального времени скорость выполнения заданного алгоритма, очевидно, является одним из приоритетных критериев.
В настоящее время известны несколько способов аппаратной реализации БПФ. Ниже перечислим некоторые из них:
1) архитектура, в которой используется один блок памяти (процессор соединен с единственным блоком памяти двунаправленной шиной, на каждом этапе обработки сигнала происходит обмен данными между процессором и памятью);
2) архитектура, в которой используются два блока памяти (обе памяти соединены с процессором двумя отдельными двунаправленными шинами
* Исследование выполнено при финансовой поддержке РФФИ и Кабинета министров Чувашской Республики в рамках научного проекта № 17-47-210790 р_а.
данных; данные передаются от одной памяти до другой через процессор и наоборот, пока преобразование не будет полностью завершено);
3) архитектура на основе кэш-памяти (основана на архитектуре с одной памятью, в отличие от которой между блоком памяти и процессором имеется блок кэш-памяти, используемый для увеличения скорости доступа к памяти и сокращения потребляемой мощности);
4) конвейерная архитектура (характеризуются непрерывной обработкой информации в реальном времени, низким энергопотреблением, что делает ее пригодной для большинства применений) [10, 11].
Конвейерные БПФ процессоры - это специфический класс процессоров для вычисления дискретного преобразования Фурье (ДПФ), который основан на использовании алгоритма Кули - Тьюки. Существует множество различных архитектур построения конвейерных процессоров БПФ, которые отличаются структурой так называемых «бабочек» [3], а также наличием или отсутствием обратных связей.
Алгоритм Кули - Тьюки позволяет эффективным образом организовать вычисления ДПФ, когда N является степенью 2 [5]. А БПФ по основанию 2 имеет самую простую базовую операцию «бабочка». Поэтому алгоритм БПФ по основанию 2 интересен для реализации.
Если для реализации алгоритмов БПФ рассматривать такие устройства, как DSP и ПЛИС, то следует отметить следующее: несмотря на то, что первые ориентированы именно на быстрое выполнение алгоритмов ЦОС, они значительно уступают вторым по производительности для решения класса задач, в которых требуется параллельная и многопотоковая обработка данных [4]. Это вызвано тем, что DSP имеют ограничение на количество одновременно обрабатываемых потоков данных [11], что, очевидно, негативно сказывается на скорости выполнения заданного алгоритма обработки сигналов.
Современные ПЛИС используют десятки тысяч списков и триггеров, позволяющих реализовывать параллельную обработку данных и тем самым существенно сократить скорость вычислений.
На сегодняшний момент наиболее популярными архитектурами ПЛИС являются CPLD (Complex Programmable Logic Device) и FPGA (Field-Programmable Gate Array).
Основой архитектуры CPLD являются крупные логические блоки (макроячейки), в которой реализованы логические соединения вентилей или более сложные логические операции. В CPLD имеется большое количество логических вентилей (от нескольких тысяч до десятков тысяч), что позволяет реализовать достаточно сложные устройства ЦОС.
Архитектура FPGA базируется на вентильных матрицах (Look-up tables -LUTs). Количество вентилей в современных FPGA может достигать нескольких миллионов. При этом на FPGA возможно программирование более гибкой и сложной логики, чем реализация простейших выражений, вплоть до реализации элементов ЦОС, цифровых фильтров, процессоров общего назначения. Возможности блоков ввода-вывода у ПЛИС FPGA существенно выше
таковых у ПЛИС СРЬБ, что позволяет подключать к БРОЛ устройства с самыми разнообразными цифровыми электрическими стандартами [15].
В статье представлена реализация конвейерного алгоритма БПФ по основанию 22 на ПЛИС БРОЛ.
Алгоритм БПФ по основанию 2 (БПФ-22). Известно, что для вычисления Л-точечного дискретного преобразования Фурье (ДПФ) последовательности х(п), п = 0, 1, ..., Л-1 используется формула
Л-1 к
X (к) х(п)ЖЛк, (1)
п=0
где ЖЛ = ехр(—^ - весовые функции (или поворотные коэффициенты);
/ = у[—1.
Из (1) после декомпозиции входного сигнала [13]
!Л Л
—п +--
,2 1 4
получаем
Л—1
X(к1 + 2к2 + 4кз) = X [Я(к1,к2,Пз)ЖлПз(к1 +2к2)]],
п = \ Т П1 + Т п2 + пз/ , к = (к1 + 2к2 + 4кз)Л ,
где
Н (к1, к2, пз) =
х(пз) + (—1)к1 х[ пз + Л
+
+ (—/)
(к1 + 2к2)
I Л \ . л.к ( зл
х\ пз + — 1 + (—1) 1 х1 пз
(2)
В результате декомпозиции сигнала Л-точечный ДПФ (1) заменяется суммой четырех Л/4-точечных ДПФ.
Каждое слагаемое в уравнении (2) представляет собой алгоритм БПФ по основанию 2 (БПФ-2]), сумма этих слагаемых - алгоритм БПФ по основанию 2 с тривиальным умножением на -/ (БПФ-22).
На рис. 1 показан пример 16-точечного алгоритма БПФ-22 с прореживанием по частоте. Результаты, полученные после выполнения алгоритмов БПФ-21 и БПФ-22 первого этапа, умножаются на поворотные коэффициенты Wnз(к + кг)(в блоке Упк). На рис. 2 показана схема Л-точечного процессора БПФ-22.
Для выполнения каждого /-го этапа алгоритма БПФ в схеме используются следующие блоки: БПФ-21, БПФ-22, задержки обратной связи, ПЗУ, умножителей на поворотные коэффициенты. Контроллер используется для управления процессором. Структура блоков схемы для выполнения последнего этапа БПФ (/ = - 1) зависит от размерности БПФ: если N = 2, то блок БПФ-22 отсутствует, данные обрабатываются только в блоке БПФ-21, если же Л = 4, то данные обрабатываются в обоих блоках - БПФ-21 и БПФ-22.
т =0
4
Рис. 1. Схема 16-точечного алгоритма БПФ-22 с прореживанием по частоте
Рис. 2. Схема ^-точечного процессора БПФ Ка(Их-22
Реализация алгоритма БПФ-22 на ПЛИС типа ЕРСА. При выборе конкретной микросхемы ПЛИС для реализации заданного конвейерного алгоритма БПФ необходимо учитывать все используемые им элементы: сложные умножители и сумматоры (вычитатели) для блоков БПФ-21 и БПФ-2 2, регистры и память для осуществления обратной связи и конвейерной обработки, ПЗУ для хранения поворотного коэффициента и блока управления.
Схема блока БПФ-2] показана на рис. 3. Входные сигналы Яе А и 1т А (соответствующие мнимой и действительной частям комплексного числа А) поступают от блока УПК предыдущего этапа. Выходные сигналы Яе В и 1т В подаются на вход блоков следующего этапа, обычно это блоки БПФ-22. Сначала (первые N/21 + 1 цикл) мультиплексоры направляют входные данные в регистры обратной связи до их заполнения (позиция «0»). Затем мультиплексоры выбирают вывод сумматоров/вычитателей (позиция «1»), и с помощью алгоритма «бабочка» вычисляется двухточечный ДПФ для входящих данных и данных, сохраненных в регистрах обратной связи.
Схема блока БПФ-22 показана на рис. 4. На вход В поступает сигнал из предыдущего блока БПФ-21. Полученные сигналы, сигналы с выхода 2, подаются на вход следующего блока, обычно это блок УПК, выполняющий умножение на поворотные коэффициенты. Здесь так же, как и в блоке БПФ-21, мультиплексоры сначала направляют входные данные в регистры обратной связи до их заполнения (позиция «0»), затем выбирают вывод сумматоров/вычитателей (позиция «1»), после чего вычисляется двухточечный ДПФ.
ОТ>
Рис. 3. Схема блока БПФ-21
с с
Рис. 4. Схема блока БПФ-22
о-
Рис. 5. Схема замены знака
Замена вещественных данных на мнимые выполняется мультиплексорами МиХЯелт (см. выделенный фоном блок на рис. 3), а инверсия знака, переключающая операцию сложения на вычитание, - мультиплексорами МиХ+/- (рис. 5). Когда возникает потребность в умножении на -/, все мультиплексоры переключаются в положение «1», реальные данные заменяются мнимыми, а вместо операции сложения выполняется вычитание.
в,
Н
в
Н
мих
Сс
Из-за постоянного выполнения операций сложения/вычитания размерность обрабатываемых данных постоянно растет. Для ограничения динамического диапазона переменных до определенного значения данные масштабируются. При этом если масштабирующий коэффициент выбран недостаточным, то значения обрабатываемых данных могут выходить за пределы динамического диапазона и вызывать переполнение данных. Для уменьшения ошибок масштабирования используется округление данных.
Для реализации схемы УПК, в которой производится умножение данных (Яг + уЯ7), полученных на выходе блоков БПФ2, на поворотные коэффициенты
(с + У*)
(Я г + У2г ) • (С + У*) = (Яг • С - Я • *) + у(2Х • С - 2Г • *) , необходимы четыре умножителя, один сумматор и один вычитатель.
Генератор поворотных коэффициентов является основным компонентом вычисления БПФ. Существует много известных методов для генерации этих коэффициентов. При небольшой длине данных (диапазон N = 64-512) лучше использовать схемы на основе ПЗУ.
В нашем исследовании поворотные коэффициенты были сгенерированы в приложении Ма1;ЬаЬ и затем сохранены в ПЗУ.
Поворотные коэффициента 7-го этапа, где 7 = 0, 1, ..., (^ф^)-2, определяются из следующего выражения:
(
Ж =
ехр
- У
N
Л
х = 0,1,..., N /22
где
у =
■)2+27
N
х--
2
2 N
х--
22
3 • 22
3N
х--
22
0 * х < 2М ;
N < х < 2 N
22+27 22+27
2 N < х < 3N
22+27 22+27
3N <х< 4 N
22+27 22+27
Обратная связь используется для задержки отчетов сигнала, поступающих на первый вход блоков БПФ-21 и БПФ22, до тех пор, пока на второй вход этих блоков не поступит необходимый отчет сигнала, после этого расчеты «бабочек» начнут выполняться.
Задержка обратной связи на 7-й стадии определяется по формуле
Х = —
22(1+7) •
Контроллер управляет работой «бабочек». Он также используется как адрес ПЗУ при выборе поворотного коэффициента для определенного этапа БПФ.
0
2
В качестве инструмента, реализующего цифровой сигнальный процессор, рассмотрим шаблон модуля DSP48E1, представленный инструментом Xilinx CORE Generator, подходящим для определенных FPGA, в том числе и для Virtex-6. С помощью данного модуля можно реализовать сумматоры, вы-читатели, блоки управления и умножения на поворотные коэффициенты. Virtex-6 оптимизирован для выполнения быстродействующих логических операций, обработки данных специального назначения, высокопроизводительной ЦОС, быстродействующих конвейерных интерфейсов, высокоскоростных систем передачи данных [14].
Для представления сигнала в цифровой форме был использован дополнительный код, который позволяет заменить операцию вычитания на операцию сложения и сделать их одинаковыми для знаковых и беззнаковых чисел, что упрощает архитектуру устройства.
Для выбора оптимальной длины обрабатываемой последовательности рассмотрим, как влияет ее длина на отношение сигнал/шум. На рис. 6 показана зависимость отношения сигнал/шум (дБ) от длины обрабатываемой последовательности (бит) 256-точечного БПФ. Характеристикам DSP48E1 соответствует длина последовательности, равная 16 битам.
Далее рассмотрим, как влияет размерность поворотного коэффициента (бит) на отношение сигнал/шум (рис. 7). Как видно из данного рисунка, отношение сигнал/шум остается постоянным (равным 46 дБ), начиная с размерности поворотного коэффициента, равного 12 битам.
10 11 12 13 14 15 16 17 18 Длина последовательности, бит
Рис. 7. Отношение сигнал/шум для БПФ (М = 256, без учета эффекта квантования поворотных коэффициентов)
47 46 45 44 43 42 41 40 39 38
8 9 10 11 12 13 14 15 16 17 18 Размерность поворотного коэффициента, бит
Рис. 8. Отношение сигнал/шум для разных размерностей поворотного коэффициента
Размерность поворотного коэффициента была выбрана равной 11 битам, чтобы гарантировать отношение сигнал/шум менее 46 дБ.
Процессор БПФ был описан на языке VHDL как арифметика с фиксированной запятой и синтезирован с помощью инструмента XST в Xilinx ISE версии 10.1 на чипе FPGA Xilinx XC6VLX75T. В качестве средства моделирования устройства была выбрана система ModelSim Xilinx Edition (MXE III).
Результаты моделирования следующие: максимальная рабочая частота процессора БПФ получилась равной 465 МГц (это обеспечивает время выполнения 256 комплексных преобразований точек данных за 0,113 мс).
Выводы. 1. Разработана схема устройства БПФ по основанию 22, подробно описаны все ее блоки.
2. В качестве инструмента, реализующего цифровой сигнальный процессор, был рассмотрен шаблонный модуль DSP48E1 Xilinx CORE Generator, подходящий для FPGA Virtex-6.
3. Для обеспечения отношения сигнал/шум, соответствующего DSP48E1, были выбраны размерности входной последовательности (12 бит) и поворотных коэффициентов (11 бит).
4. Были получены следующие результаты моделирования процессора БПФ на чипе FPGA Xilinx XC6VLX75T в системе ModelSim Xilinx Edition (MXE III): максимальная рабочая частота процессора - 465 МГц (это обеспечивает время выполнения 256 комплексных преобразований точек данных за 0,113 мс).
5. Полученные результаты могут быть использованы в дальнейших исследованиях при выборе оптимального варианта реализации алгоритма БПФ.
Литература
1. Бахмутский М.Л., Романцева Л.Ф. Алгоритм БПФ и повышение устойчивости явных разностных схем для уравнения теплопроводности // Стратегия развития геологического исследования недр: настоящее и будущее (к 100-летию МГРИ-РГГРУ): материалы Междунар. науч.-практ. конф.: в 7 т. / Российский гос. геологоразведочный ун-т имени Серго Орджоникидзе (МГРИ-РГГРУ). М., 2018. С. 89-90.
2. Выдрин Д.Ф., Абзалилова Ю.Р., Вдовин А.К. Быстрое преобразование Фурье в цифровой обработке сигналов // Теория и практика современной науки. 2017. № 2(20). С. 161-163.
3. Галанина Н.А. Методы и вычислительные устройства цифровой обработки сигналов в системе остаточных классов: дис. ... д-ра техн. наук. Казань, 2010. 268 с.
4. Галанина Н.А., Ефимов А.Д. Моделирование оптимальных алгоритмов быстрого преобразования Фурье и их сравнительный анализ // Вестник Чувашского университета. 2009. № 2. С. 200-209.
5. Гасилин Д.В., Котельников В.Г. Реализация алгоритма Radix-2(k) для быстрого преобразования Фурье с прореживанием по частоте на ПЛИС // Достижения науки и образования. 2018. № 7(29). URL: https://scientifictext.ru/images/PDF/2018/DNO-7-29/realizatsiya-algoritma-radix.pdf.
6. Губанова Э.Р., Шемахин А.Ю., Желтухин В.С. Расчет ряда характеристик ВЧЕ-разряда пониженного давления в одномерном приближении с помощью метода БПФ // Крымская осенняя математическая школа-симпозиум по спектральным и эволюционным задачам (КРОМШ-2017): сб. материалов Междунар. конф. Симферополь, 2017. С. 39-40.
7. Колегов Н.Е., Жукова И.Н., Быстров Н.Е. Корреляционно-фильтровая обработка ам-плитудно-фазоманипулированных сигналов с использованием алгоритма полифазного БПФ // Наука в России: перспективные исследования и разработки: сб. материалов I Всерос. науч.-практ. конф. Новосибирск: ООО «Центр развития научного сотрудничества», 2017. С. 146-152.
8. Орехова Л.Г., Денисов О.В., Нафиков Т.А. Мониторинг нарушений работы ШСНУ путем анализа динамограмм методом БПФ // Достижения, проблемы и перспективы развития нефтегазовой отрасли: материалы Междунар. науч.-практ. конф., посвященной 60-летию высшего нефтегазового образования в Республике Татарстан / Альметьевский государственный нефтяной институт. Альметьевск, 2016. С. 207-209.
9. Петров А. С. Применение итерационного метода БПФ для синтеза диаграмм направленности линейных и планарных антенных решеток // Акустооптические и радиолокационные методы измерений и обработки информации: материалы 10-й Междунар. науч.-техн. конф. / Российское НТОРЭС им. А.С. Попова. Суздаль, 2017. С. 101-103.
10. Птичкин Е.А., Рассветалов Л.А. Исследование путей реализации алгоритма поточного БПФ // Вестник Новгородского государственного университета. 2003. № 23. С. 70-74.
11. Чкан А.В. Методы и средства создания параллельно-конвейерных программ с масштабируемой разрядностью для решения задач цифровой обработки сигналов на реконфигу-рируемых вычислительных системах: дис. ... канд. техн. наук. Таганрог, 2016.
12. Янина Д.А., Сержантова Н.А. Особенности автоматизированного анализа электрокардиограммы // Научный альманах. 2016. № 3-3(17). С. 362-365.
13. He Shousheng, Torkelson M. A new approach to pipeline FFT processor. Proc. of IPPS, 1996, pp. 766-770. DOI: 10.1109/IPPS.1996.508145.
14. Virtex-6 // XILINX: сайт. URL: http://fpga.su/virtex-6.
15. Xiujie Qu, CuimeiMa, Shixin Zhang, Sitong Lian. High Real-Time Design of Digital Pulse Compression Based on FPGA. Mathematical Problems in Engineering, 2015, vol. 2015. http://dx.doi.org/10.1155/2015/792862.
ИВАНОВА НАДЕЖДА НИКОЛАЕВНА - кандидат технических наук, доцент кафедры математического и аппаратного обеспечения информационных систем, Чувашский государственный университет, Россия, Чебоксары (naadeezdaa@rambler.ru).
ГАЛАНИНА НАТАЛИЯ АНДРЕЕВНА - доктор технических наук, профессор кафедры математического и аппаратного обеспечения информационных систем, Чувашский государственный университет, Россия, Чебоксары (galaninacheb@mail.ru).
МОИСЕЕВ ДЕНИС ВЛАДИМИРОВИЧ - аспирант кафедры математического и аппаратного обеспечения информационных систем, Чувашский государственный университет, Россия, Чебоксары (dnsmsv@gmail.com).
N. IVANOVA, N. GALANINA, D. MOISEEV FFT ALGORITHM REALIZATION FEATURES ON FPGA Key words: Fast Fourier Transform (FFT), pipeline architecture, FFT base 22*, FPGA.
Fast Fourier Transform (FFT) is one of the most commonly used algorithms in digital signal processing. The article describes the FFT algorithm for base 22 (FFT-22) and its implementation in the form of a single-channel pipeline processor with feedback. This FFT architecture has the same multiplicative complexity as the FFT on the base 4, but retains a simple structure, the so-called "butterfly", FFT on the base 2. The implementation was performed on FPGA because they can provide higher computational speed, than digital signal processors. The base FFT-22 was developed using the VHDL hardware description language on the Xilinx XC6VLX75T. The simulation showed that the frequency of the developed processor is 465 MHz, and the execution time of the 256-point FFT algorithm is 0,113 ms. The obtained results can be used in further studies when choosing the optimal implementation of the FFT algorithm.
References
1. Bakhmutskii M.L., Romantseva L.F. Algoritm BPF i povyshenie ustoichivosti yavnykh raznostnykh skhem dlya uravneniya teploprovodnosti [FFT algorithm and increase in the stability of explicit difference schemes for the heat equation!. Strategiya razvitiya geologicheskogo issledovaniya nedr: nastoyashchee i budushchee (k 100-letiyu MGRI-RGGRU): materialy Mezhdunar. nauch.-prakt. konf.: v 7 t. [Proc. of Int. Sci. Conf. «Strategy for the development of geological subsoil research: the present and the future»l. Moscow, 2018, pp. 89-90.
2. Vydrin D.F., Abzalilova Yu.R., Vdovin A.K. Bystroe preobrazovanie Fur'e v tsifrovoi obrabotke signalov [Fast Fourier Transformation at Digital Signal Processing]. Teoriya i praktika sovremennoi nauki, 2017, no. 2(20), pp. 161-163.
3. Galanina N.A. Metody i vychislitel'nye ustroistva tsifrovoi obrabotki signalov v sisteme ostatochnykh klassov: dis. ... d-ra tekhn. nauk [Methods and computing devices of digital signal processing in the system of residual classes. Doct. Diss.l. Kazan, 2010, 268 p.
4. Galanina N.A., Efimov A.D. Modelirovanie optimal'nykh algoritmov bystrogo preobrazova-niya Fur'e i ikh sravnitel'nyi analiz [Optimum fft algorithms modeling and their comparative analysis]. Vestnik Chuvashskogo universiteta, 2009, no. 2, pp. 200-209.
5. Gasilin D.V., Kotel'nikov V.G. Realizatsiya algoritma Radix-2(k) dlya bystrogo preobrazovaniya Fur'e s prorezhivaniem po chastote na PLIS [. Realization of the Radix-2 (k) algorithm for fast Fourier transform with frequency-thinning on the FPGAl. Dostizheniya nauki i obrazovaniya, 2018, no. 7(29). Available at: https://scientifictext.ru/images/PDF/2018/DN0-7-29/realizatsiya-algoritma-radix.pdf.
6. Gubanova E.R., Shemakhin A.Yu., Zheltukhin V.S. Raschet ryada kharakteristik VChE-razryada ponizhennogo davleniya v odnomernom priblizhenii s pomoshch'yu metoda BPF [Calcula-
tion of a number of characteristics of a high-frequency capacitive discharge of a reduced pressure in the one-dimensional approximation using the FFT methodl. Krymskaya osennyaya matematicheskaya shkola-simpozium po spektral'nym i evolyutsionnym zadacham (KROMSh-2017): sb. materialov Mezhdunar. konf. [Proc. of Int. Sci. Conf. «Krymskaya Autumn Mathematical School-Symposium on Spectral and Evolutionary Problems (KRMSH-2017)»l. Simferopol, 2017, pp. 39-40.
7. Kolegov N.E., Zhukova I.N., Bystrov N.E. Korrelyatsionno-fil'trovaya obrabotka amplitudno-fazomanipulirovannykh signalov s ispol'zovaniem algoritma polifaznogo BPF [Correlation-filter processing of amplitude-phase-shifted signals using the polyphase FFT algorithm]. Nauka v Rossii: perspektivnye issledovaniya i razrabotki: sb. materialov I Vseros. nauch.-prakt. konf [Proc. of Int. Sci. Conf. «Science in Russia: Perspective Research and Development»]. Novosibirsk, 2017, pp. 146-152.
8. Orekhova L.G., Denisov O.V., Nafikov T.A. Monitoring narushenii raboty ShSNU putem analiza dinamogramm metodom BPF [Monitoring of disturbances in the work of the LSNU by the analysis of dynamometers using the FFT methodl. Dostizheniya, problemy i perspektivy razvitiya neftegazovoi otrasli: materialy Mezhdunar. nauch.-prakt. konf., posvyashchennoi 60-letiyu vysshego neftegazovogo obrazovaniya v Respublike Tatarstan [Proc. of Int. Sci. Conf. «Developments, problems and prospects for the development of the oil and gas industry»]. Almet'evsk, 2016, pp. 207-209.
9. Petrov A.S. Primenenie iteratsionnogo metoda BPF dlya sinteza diagramm napravlennosti lineinykh i planarnykh antennykh reshetok [Iterative fast fourier transform method employing for the synthesis of periodic linear and planar arrays]. Akustoopticheskie i radiolokatsionnye metody izmerenii i obrabotki informatsii: materialy 10-iMezhdunar. nauch.-tekhn. konf. [Proc. of 10th Int. Sci. Conf. «Acous-tooptical and radar methods for measuring and processing information»]. Suzdal, 2017, pp. 101-103.
10. Ptichkin E.A., Rassvetalov L.A. Issledovanie putei realizatsii algoritma potochnogo BPF [Investigation of ways to implement the flow FFT algorithm]. VestnikNovgorodskogo gosudarstven-nogo universiteta, 2003, no. 23, pp. 70-74.
11. Chkan A.V. Metody i sredstva sozdaniya parallel'no-konveiernykh programm s masshtabiruemoi razryadnost'yu dlya resheniya zadach tsifrovoi obrabotki signalov na rekonfiguriruemykh vychislitel'nykh sistemakh: dis. ... kand. tekhn. nauk [Methods and tools for creating parallel-conveyor programs with scalable bit capacity for solving digital signal processing problems on reconfigurable computing systems. Doct. Diss.]. Taganrog, 2016.
12. Yanina D.A., Serzhantova N.A. Osobennosti avtomatizirovannogo analiza elektrokardio-grammy [Features automatic analysis of the electrocardiogram]. Nauchnyi al'manakh, 2016, no. 3-3(17), pp. 362-365.
13. He Shousheng, Torkelson M. A new approach to pipeline FFT processor. Proc. of IPPS, 1996, pp. 766-770. DOI: 10.1109/IPPS.1996.508145.
14. Virtex-6. Available at: http://fpga.su/virtex-6.
15. Xiujie Qu, Cuimei Ma, Shixin Zhang, Sitong Lian. High Real-Time Design of Digital Pulse Compression Based on FPGA. Mathematical Problems in Engineering, 2015, vol. 2015. Available at: http://dx.doi.org/10.1155/2015/792862.
IVANOVA NADEZHDA - Candidate of Technical Sciences, Assistant Professor, Information Systems Math and Hardware Department, Chuvash State University, Russia, Cheboksary (naadeezdaa@rambler.ru).
GALANINA NATALIYA - Doctor of Technical Sciences, Professor, Information Systems Math and Hardware Department, Chuvash State University, Russia, Cheboksary (galaninacheb@mail.ru).
MOISEEV DENIS - Post-Graduate Student of Information Systems Math and Hardware Department, Chuvash State University, Russia, Cheboksary (dnsmsv@gmail.com).
Формат цитирования: Иванова Н.Н., Галанина Н.А., Моисеев Д.В. Особенности реализации алгоритма БПФ на ПЛИС типа БРОА // Вестник Чувашского университета. - 2018. -№ 3. - С. 182-191.
