CC BY
4ИНТЕГРАЛЬНЫЕ РАДИОЭЛЕКТРОННЫЕ УСТРОЙСТВА INTEGRATED RADIOELECTRONIC DEVICES
Обзорная статья УДК 621.3.049.779
doi:10.24151/1561-5405-2024-29-3-346-361 EDN: AJYVID
Варианты реализации устройств восстановления тактовых сигналов и данных в составе КМОП высокоскоростных приемопередатчиков последовательных каналов. Обзор
Н. Ю. Раннев, С. В. Кондратенко, В. Д. Байков, А. В. Дубинский, Н. М. Горшкова, Д. В. Скок
АО НПЦ «ЭЛВИС», г. Москва, Россия
Аннотация. Возрастающие требования к скоростям высокоскоростных приемопередатчиков обусловливают многочисленные варианты реализации входящих в их состав критичных устройств. К таким устройствам относятся, в частности, устройства восстановления тактовых сигналов и данных (ВТСД) в составе высокоскоростных приемников. Для уменьшения числа вариантов построения устройств ВТСД целесообразно провести анализ доступной информации с учетом прежде всего прототипов со скоростями не ниже 10 Гбит/с, выполненных по субмикронной объемной КМОП-технологии и наиболее востребованных на практике. Это позволит выявить основные тенденции развития устройств ВТСД и облегчит решение задачи их проектирования. В работе на основании анализа публикаций последних лет выполнены обзор и классификация вариантов реализации устройств ВТСД. Приведены примеры конкретных вариантов реализации устройств ВТСД на архитектурном и схемотехническом уровнях согласно сформулированным критериям. Проанализирован состав основных функциональных блоков, достаточный для построения наиболее сложных архитектур устройств ВТСД. Приведено детальное описание принципов функционирования одного из перспективных прототипов устройств ВТСД и предложены альтернативные варианты реализации его отдельных узлов, направленные на улучшение параметров устройств ВТСД. Определена тенденция перевода блоков устройств ВТСД в цифровую часть, что дает очевидные преимущества с точки зрения несложной их реализации по технологии с низким напряжением питания ядра и проектирования с возможностью автоматизированного синтеза схемы и топологии по высокоуровневому представлению.
© Н. Ю. Раннев, С. В. Кондратенко, В. Д. Байков, А. В. Дубинский, Н. М. Горшкова, Д. В. Скок, 2024
Ключевые слова: приемопередатчик, тактовый сигнал, фазовый детектор, интегральная микросхема
Для цитирования: Варианты реализации устройств восстановления тактовых сигналов и данных в составе КМОП высокоскоростных приемопередатчиков последовательных каналов. Обзор / Н. Ю. Раннев, С. В. Кондратенко, В. Д. Байков и др. // Изв. вузов. Электроника. 2024. Т. 29. № 3. С. 346-361. https://doi.org/ 10.24151/1561-5405-2024-29-3-346-361. - EDN: AJYVID.
Review article
Implementation options for clock signal and data recovery devices as part of CMOS high-speed serial channel transceivers. Review
N. Yu. Rannev, S. V. Kondratenko, V. D. Baykov, A. V. Dubinsky, N. M. Gorshkova, D. V. Skok
JSC SPC "ELVEES", Moscow, Russia
Abstract. The increasing demands on the speeds of high-speed transceivers give rise to numerous options for the implementation of critical devices included in their composition. Such devices include, in particular, clock and data recovery (CDR) devices as part of high-speed receivers. In order to reduce the number of alternative promising options for the construction of CDR devices, it is advisable to analyze the available information, focusing primarily on prototypes with speeds of at least 10 Gbit/s and made according to modern versions of submicron CMOS technology, as the most popular in practice, which will identify the main trends in the development of CDR devices and facilitate the solution of the problem of their design. In this work, based on the analysis of publications of recent years, a review and classification of options for the implementation of CDR devices have been carried out. The examples of specific options for the implementation of CDR devices at the architectural and circuit level, selected according to the criteria formulated above, are given. The composition of the main functional blocks, sufficient for the construction of the most complex CDR device architectures, is analyzed. A detailed description of the principles of functioning of one of the promising prototypes of the CDR devices is given and alternative options for implementing its individual nodes aimed at improving the parameters of the CDR devices are proposed. The trend of converting CDR device blocks to the digital part has been defined, which gives obvious advantages in terms of simplicity of their implementation using technology with low core supply voltage and the design with possibility of automated synthesis of the circuit and topology according to a high-level representation.
Keywords: transceiver, clock signal, phase detector, integrated circuit
For citation: Rannev N. Yu., Kondratenko S. V., Baykov V. D., Dubinsky A. V., Gorshkova N. M., Skok D. V. Implementation options for clock signal and data recovery devices as part of CMOS high-speed serial channel transceivers. Review. Proc. Univ. Electronics, 2024, vol. 29, no. 3, pp. 346-361. https://doi.org/10.24151/1561-5405-2024-29-3-346-361. - EDN: AJYVID.
Введение. Передатчик и приемник осуществляют передачу и прием данных по последовательным каналам. В составе приемника важную роль играет устройство восстановления тактовых сигналов и данных (ВТСД, CDR). От качества проектирования устройств ВТСД во многом зависят ключевые параметры передачи, в том числе достижимая скорость и относительное число битовых ошибок (BER). Существует множество вариантов построения устройств ВТСД, что затрудняет их проектирование. Многие разработки представляют собой результаты заказного проектирования с отличиями от аналогичных разработок. В то же время длительное (более четверти века) и активное развитие разработок устройств ВТСД позволило накопить и обобщить опыт их проектирования, что выразилось, в частности, в появлении «именных» вариантов построения фазовых детекторов в составе устройств ВТСД. Изначально канонические архитектуры устройств ВТСД также подвергаются коррекции для достижения улучшений различного характера. Суммарно введенные коррекции могут порождать новые комбинированные варианты как архитектур устройств ВТСД в целом, так и способов реализации их отдельных частей, прежде всего фазового детектора (ФД, PD), которые не имеют жесткой классификации.
В настоящей работе проводится обзор основных архитектур устройств ВТСД, выявляются тенденции их развития и анализируются варианты построения основных функциональных блоков, достаточных для реализации наиболее сложных по архитектуре устройств ВТСД. Рассматриваются преимущественно варианты устройств ВТСД, работающих на скоростях не ниже 10 Гбит/с, выполненных по современным вариантам субмикронной или нанометровой объемной КМОП-технологии и наиболее востребованных на практике.
Типовые архитектуры устройств ВТСД и анализ тенденций их развития.
Типовая архитектура приемника со встроенным устройством ВТСД приведена на рис. 1 [1]. Приемник состоит из внутренней и периферийной (ПЧ) частей. В типовом случае внутренняя часть содержит устройство ВТСД, десериализатор и блок программирования частотного режима Prog. Структура устройства ВТСД уже на этом уровне имеет варианты, различающиеся наличием или отсутствием внешнего опорного сигнала
RefCLK.
RXN
RXP
Stream
CLK RX
Десериализатор
RXD
fl
с
о
(RefClk)
CDR
•u
и ■-j
a,
СЛ
Speed
Prog
Рис. 1. Типовая архитектура приемника со встроенным устройством ВТСД Fig. 1. Typical receiver architecture with integrated CDR device
Следует отметить, что в передатчике аналог устройства ВТСД - система фазовой автоподстройки частоты (ФАПЧ, PLL) - использует внешний опорный сигнал. Варианты устройств ВТСД без внешнего опорного сигнала обозначаются referenceless и имеют, по крайней мере, два преимущества по сравнению с вариантами, использующими такой сигнал [2]. Во-первых, устройства ВТСД типа referenceless способствуют более гибкой перестройке скоростей передачи: вместо нескольких фиксированных значений обеспечивается расширенный диапазон скоростей, ограниченный только диапазоном перестройки частоты встроенного генератора, управляемого напряжением (ГУН, VCO). Во-вторых, отсутствие внешнего опорного генератора позволяет сократить число выводов устройств ВТСД и при массовом изготовлении приемопередатчиков уменьшить их стоимость. Кроме ГУН в состав устройства ВТСД входят такие блоки, как ФД, за-рядно-разрядный блок (ЗРБ, CP) и простой RC-фильтр нижних частот (ФНЧ, LPF). Комбинация этих блоков на примере одного из возможных вариантов устройства ВТСД типа referenceless, PLL_based показана на рис. 2 [3]. В работе [3] представлена классификация архитектур устройств ВТСД:
- со следящей обратной связью (ОС), устанавливающей фазу тактового сигнала в оптимальное положение в середине битового интервала передаваемых данных (PLL-based, DLL-based, CDR with combination of PLL and DLL, Pi-based CDR);
- без следящей ОС с использованием собственного тактового сигнала (blind oversampling CDR);
- прочие архитектуры без обратной связи (gated oscillator, high-Q bandpass filter architecture).
Рис. 2. Вариант архитектуры устройства ВТСД Fig. 2. A variant of the CDR device architecture
Подробное описание принципов работы и сравнение устройств ВТСД с разной архитектурой (без деталей реализации отдельных блоков) приведено в работе [4].
Результаты анализа патентной базы США [5] показали, что начиная с 2000 г. по настоящее время наибольшее число патентов (134) связано с модификациями фазовых детекторов, значительно меньше возможных модификаций предложено для ЗРБ (46) и еще меньше - для ГУН (20). Таким образом, следующий уровень расширения классификации устройств ВТСД должен быть связан в основном с раскрытием деталей возможной реализации фазовых детекторов.
Для уменьшения числа альтернативных перспективных вариантов построения устройств ВТСД целесообразно учитывать основные тенденции их развития. В работе [6] на основании анализа содержания докладов, представленных на конференциях Solid State Circuits Conference, и в работе [7] сделаны выводы о том, что наиболее перспективные с точки зрения достижимой частоты (скорости) работы для выбранной технологии варианты блоков ФАПЧ и ВТСД на их основе используют преимущественно циф-
ровую вместо аналоговой реализацию ФД (так называемые bang-bang PD). Перевод блоков ФАПЧ и ВТСД в цифровую часть имеет очевидные преимущества, в частности это простота их реализации по технологии с низким напряжением питания ядра и несложность проектирования с возможностью автоматизированного синтеза схемы и топологии по высокоуровневому представлению. Полностью автоматический синтез топологии, ограниченный для наиболее высокоскоростных приложений, может быть восстановлен при использовании многофазных блоков ФАПЧ и ВТСД с их разбиением на каналы с пониженной рабочей частотой (half-rate, quarter-rate и т. д.) и других подобных решений. Использование многоуровневых (по выходу) цифровых ФД вместо простейших двухуровневых позволяет существенно снизить фазовый шум и, как следствие, снизить джиттер восстановленного в устройстве ВТСД тактового сигнала.
Анализ литературных источников показывает, что в состав устройств ВТСД входят основные блоки (ФД, ЗРБ, ФНЧ, ГУН) и в зависимости от модификации устройств ВТСД - дополнительные блоки (частотный детектор (FD) [8, 9], цифровая реализация ФНЧ (PI-DLF) [9], многочисленные неспецифические функциональные блоки, например дециматоры, интеграторы, делители частоты, линии задержки и др., не считая простейших логических элементов и триггеров).
Примеры реализации отдельных функциональных блоков и устройств ВТСД. Проектировщик устройств ВТСД (и ФАПЧ) кроме выбора сбалансированной архитектуры должен выбрать конкретные схемотехнические решения основных функциональных блоков. Традиционно исходными являются решения, принятые в заранее определенных прототипах. Для рассматриваемого класса устройств такой подход затруднителен, так как в доступных источниках информации преобладает описание разработок именно на архитектурном уровне.
Рассмотрим примеры наиболее эффективных архитектур устройств ВТСД и схемотехнических вариантов построения отдельных функциональных блоков ВТСД, взятые из технических обзоров либо отобранные исходя из совокупности достигнутых высоких технических показателей изготовленных образцов устройств ВТСД. Эти примеры взяты в предположении возможности использования современных разновидностей субмикронной КМОП-технологии с напряжением питания ядра не более 1-1,2 В.
Общепринятая классификация вариантов построения цифровых синхронных ФД на схемотехническом уровне представлена в работе [8]. На рис. 3 показаны схемы ФД Хуга (Hogge), Александера (Alexander) и двухканального ФД, работающего на половинной частоте (half-rate PD). Принцип работы двухканального ФД иллюстрируют приведенные временные диаграммы. Показано промежуточное состояние, при котором положение активных фронта и среза восстановленного тактового сигнала (CK) сдвинуты относительно оптимального положения - вблизи середины битового интервала передаваемых данных Din. Это приводит к выработке большего по длительности выходного сигнала Vout2 по сравнению с сигналом Vouti, подаваемым на последующий ЗРБ в составе устройства ВТСД (см. рис. 2) и компенсирующим это несоответствие за счет глобальной ОС. В работе [8] также приведены архитектуры устройств ВТСД типа full-rate referenceless и типа reference (с внешним источником опорного сигнала) с раскрытыми реализациями ФД.
Пример модифицированного ФД Александера приведен в работе [6] (рис. 4). За счет логического анализа сигналов A, B, T, UP, DOWN появляется возможность более корректной выработки на следующем такте сигналов UP, DOWN управления ЗРБ.
Рис. 3. Варианты построения цифровых синхронных ФД Хуга (а), Александера (б)
и двухканального ФД, работающего на половинной частоте (в) Fig. 3. Options for building digital synchronous Hogge (a), Alexander (b) phase detectors and dual-channel half-rate phase detector (c)
Рис. 4. Схема модифицированного ФД Александера [4, 6] Fig. 4. Scheme of the modified Alexander PD [4, 6]
В работе [10] предложенная архитектура устройств ВТСД содержит многоуровневый блок ФД, включающий в себя несколько ФД Александера, и специальный монитор джиттера (jitter monitor), улучшающие работу блока ФД и устройства в целом. В работе [2] приведена архитектура разработанного и изготовленного по 28-нм КМОП-технологии устройства ВТСД со скоростью передачи, регулируемой в диапазоне 9-11 Гбит/с, и измеренным суммарным джиттером не более 0,35/UI (UI - длительность передачи одного бита). Структура ФД в составе данного устройства ВТСД, названного авторами asymmetric phase detector, не раскрыта, а архитектура устройства ВТСД (рис. 5) отличается от архитектуры на рис. 1 наличием двух каналов передачи многоразрядных данных с выбором одного из них по результатам анализа в блоке Lock Detector. Важно отметить, что цифровая часть устройства ВТСД, включающая в себя три центральных блока с выходом на ГУН, синтезирована автоматизированным образом.
Рис. 5. Вариант архитектуры устройства ВТСД типа referenceless [2] Fig. 5. A variant of the CDR device architecture of the referenceless type [2]
В работе [9] приведены результаты разработки устройства ВТСД, изготовленного по 65-нм КМОП-технологии, имеющего рабочий диапазон скоростей 4-10,5 Гбит/с и джиттер выходного сигнала 2,2 пс (rms), 24 пс (pp). Архитектура устройства ВТСД с автоматическим выравниванием частоты (automatic frequency acquisition) показана на рис. 6. Она содержит три петли обратной связи, в одну из которых входит блок детектора частоты (FDL). Другие блоки - это аккумуляторы (ACC), линия задержки с цифровым управлением (DCDL) и обычный цифровой ФД типа bang-bang (BBPD).
Рис. 6. Архитектура устройства ВТСД с автоматическим выравниванием частоты (automatic frequency acquisition) [9] Fig. 6. CDR device architecture with automatic frequency equalization (automatic frequency acquisition) [9]
На схемотехническом уровне раскрыты реализация линии задержки с цифровым управлением (DCDL), используемой на входе тракта передачи сигнала в одном из представленных вариантов реализации устройства ВТСД, а также реализация ЗРБ (рис. 7). В работе [11] описано устройство ВТСД, разработанное и изготовленное по 28-нм КМОП-FDSOI-технологии, и приведен другой вариант реализации ЗРБ (рис. 8).
Рис. 7. Вариант реализации ЗРБ с ФНЧ [9] Fig. 7. A variant of the implementation of the CP with the LPF [9]
В работе [12] представлены результаты разработки цифрового устройства ВТСД типа referenceless с половинной (half-rate) частотой работы и с многоуровневым ФД. Приведены подробные сведения об архитектурных и схемотехнических решениях отдельных блоков. Блок ВТСД изготовлен по 28-нм КМОП-технологии и имеет высокие технические показатели. Так, показатели джиттера восстанавливаемого сигнала CLK на скорости передачи 10 Гбит/с составляют 3 пс (rms), 20 пс (pp). Представлены архитектура, принцип действия, характеристики блока ВТСД, а также принципиальные схемы основных блоков с отдельными предлагаемыми улучшениями. Архитектура рассматриваемого устройства ВТСД (D-CDR) приведена на рис. 9.
Двухконтурная схема цифрового управления генератором DCO реализует два режима:
1) FLL (Frequency Locked Loop) - контур управления замыкается через частотный детектор FD (Frequency Detector), Integrator, контроллер - цифровой управляющий сигнал Course[4:0] «грубой» настройки генератора;
2) PLL (Phase Locked Loop) - контур управления замыкается через фазовый детектор PD (Phase Detector), Decimator, НЧ-фильтр PI-DLF (proportional-integral digital loop filter) - цифровой управляющий сигнал Fine[4:0] «тонкой» настройки генератора. Настроенный генератор (захвачена частота и фаза) работает в этом режиме.
Рис. 8. Вариант реализации ЗРБ [11] Fig. 8. A variant of the CP implementation [11]
D-CDR
DATA-
FD UP Integrator
DN
Контроллер CLK-банка &
индикатор LOCK
"FLL" CLK (0°, 90°, 180°, 270°)
Course[4:0]
DCO
"PLL"
Fine[4:0]
PD UP0, UP, Decimator UpDn[4:0] PI-DLF
DN0, DN]
OUT0 OUT! CLK/8 CLK/8
Рис. 9. Архитектура устройства ВТСД [12]: DATA - входные последовательные данные битовой частоты Fbit; CLK - восстановленный сигнал синхронизации внутреннего генератора Digitally Controlled Oscillator (DCO), представленный в четырех фазах 0, 90, 180, 270 °-1/2 битовые интервалы (отношение Fbit/CLK = 2 - архитектурная характеристика Half-rate устройства ВТСД, TDCO = 2Tbit - отношение периодов); OUT0, OUT1 - пара выходных
сигналов (четный, нечетный биты), считываемые с частотой CLK Fig. 9. CDR device architecture [12]: DATA - serial input data of the Fbit bit rate; CLK - the restored synchronization signal of the Digitally Controlled Oscillator (DCO) internal generator, presented in four phases 0, 90, 180, 270°- 1/2 bit intervals (ratio Fbit/CLK = 2 - architectural characteristic of the Half-rate of the CDR device, TDCO = 2Tblt - ratio periods); OUT0, OUTj - a pair of output signals (even, odd bits), read at a frequency of CLK
Переключение режимов выполняется автоматически - по результатам обработки информации от FD, PD о текущем отклонении частоты или фазы генератора DCO. Генератор частоты с цифровым управлением DCO представляет собой традиционный кольцевой двухкаскадный генератор, выполненный на псевдодифференциальных элементах задержки Delay с Course (Ireg)/Fine (Ureg) настройкой частоты CLK (рис. 10 и 11). Грубая подстройка фазовой частоты CLK генератора по диапазонам (CLK-банк) обеспечивается управляемым выбором тока питания Ireg - цифровой вход Course[4:0] с цифроаналоговым преобразователем (ЦАП) DAC. Преобразователь Course[4:0]^ Ireg представляет собой токовое зеркало, отображающее опорный ток Iref в значение Ireg с заданным коэффициентом, пропорциональным числу единичных разрядов в значении кода Course[4:0], что определяет пять частотных диапазонов. Тонкая подстройка фазы CLK-генератора в установленном частотном диапазоне обеспечивается выбором напряжения Ureg смещения варикапов в составе элемента Delay - цифровой вход Fine[4:0] с ЦАП Fine[4:0]^ Ureg. Преобразование Fine[4:0]^ Ureg проводится с помощью термометрически кодированного ЦАП. Следует отметить, что в описываемой реализации ГУН не полностью используется возможность снижения джиттера выходного сигнала с помощью введения дополнительного инжектирующего (inj ected) сигнала.
Рис. 10. Архитектура кольцевого двухкаскадного генератора Fig. 10. Architecture of a ring two-stage generator
Вариант блока задержки (так называемая псевдодифференциальная ячейка Lee-Kim delay cell), потенциально пригодный для реализации по нанометровой КМОП-техноло-гии, приведен на рис. 12 [10].
В режиме FLL грубой настройки D-CDR (Course) частотный детектор FD (рис. 13) определяет знак разности UP, DN битовой частоты Fbit данных DATA и восстановленной частоты CLK генератора DCO с использованием текущего временного положения перепадов DATA в фазовой сетке 0, 45, 90, 135, 180, 225, 270, 315° DCO (см. рис. 10).
Рис. 11. Схема псевдодифференциального элемента задержки Fig. 11. Scheme of the pseudo-differential delay element
Рис. 12. Псевдодифференциальная ячейка Lee-Kim delay cell [10] Fig. 12. Pseudo-differential Lee-Kim delay cell [10]
Рис. 13. Схема частотного детектора FD Fig. 13. FD frequency detector circuit
Элемент DEL450 представляет собой цепочку инверторов. Авторы статьи [12] указывают, что проблемы разброса параметров, режимной и температурной нестабильности не привели к отказам схемы в границах рабочих условий D-CDR. По сравнению с рис. 13 в схеме, приведенной в работе [9], для защелкивания UP, DN используется инверсный сигнал QB . Это ведет к перестановке выходов UP, DN. Кроме того, вместо UP,
DN предлагается использовать сигналы UPj, DNj с дополнительных вентилей AND (см. рис. 13) для повышения устойчивости D-CDR к джиттеру DATA. Имеется в виду специфический конструктивно зависимый эффект ВЧ-переключений QA, QB на коротком интервале формирования семплирующего перепада DATA (прямого или задержанного на 45 о).
В конструкции контура PLL тонкой настройки D-CDR (Fine) (см. рис. 9) задействован классический квадратурный Half-rate bang-bang ФД, использующий четыре фазы с 1/2 битовым интервалом: 0, 90, 180, 2700 (2Tbit). Фазовая информация (отклонение фазы CLK) представляется на четырех выходах ФД в виде логических сигналов UP0, DN0, UPi, DNi (UP требует повышения частоты CLK, DN - понижения), синхронизируемых соответствующими фазами. Длительность сигналов UP0, DN0, UP1, DN1 равна периоду TDCO = 1/CLK синхронизирующей частоты. Смежные сигналы (в смежных тактах CLK) на отдельно взятом выходе могут сливаться в непрерывный сигнал, длительностью более одного такта.
Цифровая фильтрация (PI-DLF) в контуре ФАПЧ плохо сочетается с ВЧ-характе-ристиками (CLK) выходных сигналов ФД. Требуется понижение частоты (децимация) продвигаемой фазовой информации, которая реализуется в блоке Decimator (см. рис. 9). В исследуемой схеме принят коэффициент децимации 8: НЧ-участок контура ФАПЧ синхронизируется частотой CLK/8 (период 16Tbit). Вследствие децимации утрачивается часть фазовой информации, что отрицательно сказывается на переходных характеристиках и показателях джиттера D-CDR. Наиболее грубый способ - прямое семплирова-ние частотой CLK/8 выходов UP0, DN0, UP1, DN1 детектора PD. В работе [12] отмечены другие способы сохранения информации и, в частности, схемы с многоуровневыми фазовыми детекторами. Способ децимации в D-CDR основан на подсчете (по каждому выходу ФД) числа тактов CLK, представляющих значение «1» выхода ФД на интервале децимации (8 тактов CLK): четыре 3-разрядных счетчика UP_0[2:0], DN_0[2:0], UP_1[2:0], DN_1[2:0]. Результат децимации преобразуется арифметическим блоком в значение UpDn[4:0] на входе НЧ-фильтра PI-DLF. Схема цифрового НЧ-фильтра PI-DLF в контуре ФАПЧ представлена на рис. 14, а.
Рис. 14. Цифровой НЧ-фильтр PI-DLF в контуре ФАПЧ (а) и его аналоговый эквивалент (б): Kr, Kc - числовые коэффициенты; Е - числовой сумматор; 1/z - оператор задержки на один такт Fig. 14. Digital woofer PAD LF in the PL circuit (a) and its analog equivalent (b): Kr, Kc - numerical coefficients; Е - numerical adder; 1/z - delay operator for one clock cycle
Можно показать, что цифровой схеме на рис. 14, а соответствует аналоговый эквивалент, показанный на рис. 14, б, причем
8 к = яс.
CLK K
Условие семплирования RC >> 8/CLK преобразуется к виду Kr >> Kc.
Дополнительная информация о конкретных разработках высокоскоростных устройств ВТСД содержится в работах [13-17], информация о деталях реализации ГУН -в работах [18-20] и о возможных вариантах реализации ФД - в работе [21].
Заключение. Обзор вариантов реализации на архитектурном и схемотехническом уровнях критичного блока ВТСД показал возрастающее число архитектурных решений данных блоков с усложненными алгоритмами обработки сигналов, использующих, в частности, двух- и трехконтурные схемы управления и усовершенствованные схемы фазовых детекторов для улучшения основных технических показателей и максимальной реализации возможностей используемой технологии изготовления.
Литература
1. Analog circuit design: High-speed clock and data recovery, high-performance amplifiers, power management / eds M. Steyaert, A. H. M. van Roermund, H. Casier. Dordrecht: Springer, 2008. XII, 358 p. https://doi.org/10.1007/978-1-4020-8944-2
2. All-digital half-rate referenceless CDR with single direction frequency sweep scheme using asymmetric binary phase detector / Y. Changzhi, P. Himchan, H. Qiwei et al. // IEICE Electronics Express. 2020. Vol. 17. No. 6. Art. ID: 20200024. https://doi.org/10.1587/elex.17.20200024
3. Jeong D.-K. Topics in IC design. 6.1. Introduction to clock and data recovery: lecture course. Seoul: Seoul National Univ., 2020. 27 p.
4. Hsieh M.-t., Sobelman G. E. Architectures for multi-gigabit wire-linked clock and data recovery // IEEE Circuits and Systems Magazine. 2008. Vol. 8. Iss. 4. P. 45-57. https://doi.org/10.1109/MCAS.2008.930152
5. United States Patent and Trademark Office [Электронный ресурс]. URL: https://www.uspto.gov/ (дата обращения: 06.03.2024).
6. Walker R. C. Designing bang-bang PLLs for clock and data recovery in serial data transmission systems // Phase-locking in high-performance systems - from devices to architectures / ed. B. Razavi. S. l.: Wiley-IEEE Press, 2003. P. 34-45. https://doi.org/10.1109/9780470545492.ch4
7. Talegaonkar M., Inti R., Hanumolu P. K. Digital clock and data recovery circuit design: Challenges and tradeoffs // 2011 IEEE Custom Integrated Circuits Conference (CICC). San Jose, CA: IEEE, 2011. P. 1-8. https://doi.org/10.1109/CICC.2011.6055346
8. Razavi B. Challenges in the design of high-speed clock and data recovery circuits // IEEE Communications Magazine. 2002. Vol. 40. Iss. 8. P. 94-101. https://doi.org/10.1109/MC0M.2002.1024421
9. A 4-to-10.5 Gb/s continuous-rate digital clock and data recovery with automatic frequency acquisition / G. Shu, W.-S. Choi, S. Saxena et al. // IEEE Journal of Solid-State Circuits. 2016. Vol. 51. Iss. 2. P. 428-439. https://doi.org/10.1109/JSSC.2015.2497963
10. Kwon D.-H., Park Y.-S., Choi W.-Y. A clock and data recovery circuit with programmable multi-level phase detector characteristics and a built-in jitter monitor // IEEE Transactions on Circuits and Systems I: Regular Papers. 2015. Vol. 62. No. 6. P. 1472-1480. https://doi.org/10.1109/TCSI.2015.2415180
11. Gimeno C., Bol D., Flandre D. Multilevel half-rate phase detector for clock and data recovery circuits // IEEE Transactions on Very Large Scale Integration (VLSI) Systems. 2018. Vol. 26. Iss. 9. P. 1807-1811. https://doi.org/10.1109/TVLSI.2018.2826440
12. A referenceless digital CDR with a half-rate jitter-tolerant FD and a multi-bit decimator / J. Kim, Y. Ko, J. Jin et al. // Electronics. 2022. Vol. 11. Iss. 4. Art. No. 537. https://doi.org/10.3390/electronics11040537
13. A 12.5-mb/s to 2.7-Gb/s continuous-rate CDR with automatic frequency acquisition and data-rate readback / D. Dalton, K Chai, E. Evans et al. // IEEE Journal of Solid-State Circuits. 2005. Vol. 40. Iss. 12. P. 2713-2725. https://doi.org/10.1109/JSSC.2005.856577
14. A 12 Gb/s 0.9 mW/Gb/s wide-bandwidth injection-type CDR in 28 nm CMOS with reference-free frequency capture / T. Masuda, R. Shinoda, J. Chatwin et al. // IEEE Journal of Solid-State Circuits. 2016. Vol. 51. Iss. 12. P. 3204-3215. https://doi.org/10.1109/JSSC.2016.2594077
15. A 1.8-pJ/b, 12.5-25-Gb/s wide range all-digital clock and data recovery circuit / M. Verbeke, P. Rombouts, H. Ramon et al. // IEEE Journal of Solid-State Circuits. 2018. Vol. 53. Iss. 2. P. 470-483. https://doi.org/10.1109/JSSC.2017.2755690
16. A 25 Gb/s all-digital clock and data recovery circuit for burst mode applications in PONs / M. Verbeke, P. Rombouts, H. Ramon et al. // 2017 European Conference on Optical Communication (ECOC). Gothenburg: IEEE, 2017. P. 1-3. https://doi.org/10.1109/EC0C.2017.8346193
17. A 1 -16 Gb/s all-digital clock and data recovery with a wideband high-linearity phase interpolator / G. Wu, D. Huang, J. Li et al. // IEEE Transactions on Very Large Scale Integration (VLSI) Systems. 2016. Vol. 24. Iss. 7. P 2511-2520. https://doi.org/10.1109/TVLSI.2015.2508045
18. Cheng K.-H, Lai C.-W., Lo Y.-L. A CMOS VCO for 1V, 1GHz PLL applications // Proceedings of 2004 IEEE Asia-Pacific Conference on Advanced System Integrated Circuits. Fukuoka: IEEE, 2004. P. 150-153. https://doi.org/10.1109/APASIC.2004.1349433
19. Pavithra A., Vivek K. A digital PLL using digitally controlled oscillator for low power consumption // AJAST. 2017. Vol. 1. Iss. 4. P. 24-27.
20. ShengD., Chung C.-C., Lan J.-C. A monotonic and low-power digitally controlled oscillator using standard cells for SoC applications // 2012 4th Asia Symposium on Quality Electronic Design (ASQED). Penang: IEEE, 2012. P. 123-127. https://doi.org/10.1109/ACQED.2012.6320487
21. Sanchez-Azqueta C., Celma S. A phase detection scheme for clock and data recovery applications // 2011 20th European Conference on Circuit Theory and Design (ECCTD). Linkoping: IEEE, 2011. P. 130-133. https://doi.org/10.1109/ECCTD.2011.6043294
Обзор поступил в редакцию 15.09.2023 г.; одобрен после рецензирования 03.10.2023 г.;
принят к публикации 10.04.2024 г.
Информация об авторах
Раннев Николай Юрьевич - начальник лаборатории отдела проектирования аналоговых блоков АО НПЦ «ЭЛВИС» (Россия, 124460, г. Москва, г. Зеленоград, ул. Конструктора Лукина, 14, стр. 14), [email protected]
Кондратенко Сергей Владимирович - кандидат технических наук, старший научный сотрудник отдела проектирования аналоговых блоков АО НПЦ «ЭЛВИС» (Россия, 124460, г. Москва, г. Зеленоград, ул. Конструктора Лукина, 14, стр. 14), [email protected]
Байков Валерий Дмитриевич - главный специалист отдела проектирования аналоговых блоков АО НПЦ «ЭЛВИС» (Россия, 124460, г. Москва, г. Зеленоград, ул. Конструктора Лукина, 14, стр. 14), [email protected]
Дубинский Алексей Васильевич - кандидат технических наук, начальник отдела проектирования аналоговых блоков АО НПЦ «ЭЛВИС» (Россия, 124460, г. Москва, г. Зеленоград, ул. Конструктора Лукина, 14, стр. 14), [email protected]
Горшкова Наталья Михайловна - кандидат технических наук, начальник лаборатории отдела проектирования аналоговых блоков АО НПЦ «ЭЛВИС» (Россия, 124460, г. Москва, г. Зеленоград, ул. Конструктора Лукина, 14, стр. 14), [email protected]
Скок Дмитрий Владимирович - директор по проектированию АО НПЦ «ЭЛВИС» (Россия, 124460, г. Москва, г. Зеленоград, ул. Конструктора Лукина, 14, стр. 14), [email protected]
References
1. Steyaert M., Roermund A. H. M. van, Casier H., eds. Analog circuit design: High-speed clock and data recovery, high-performance amplifiers, power management. Dordrecht, Springer, 2008. xii, 358 p. https://doi.org/10.1007/978-1-4020-8944-2
2. Changzhi Y., Himchan P., Qiwei H., Daewung L., Hyunmook K., Hyunbae L., Jinwook B. All-digital half-rate referenceless CDR with single direction frequency sweep scheme using asymmetric binary phase detector. IEICE Electronics Express, 2020, vol. 17, no. 6, art. ID: 20200024. https://doi.org/10.1587/ elex.17.20200024
3. Jeong D.-K. Topics in IC design. 6.1. Introduction to clock and data recovery, lecture course. Seoul, Seoul National Univ., 2020. 27 p.
4. Hsieh M.-t., Sobelman G. E. Architectures for multi-gigabit wire-linked clock and data recovery. IEEE Circuits and Systems Magazine, 2008, vol. 8, iss. 4, pp. 45-57. https://doi.org/10.1109/MCAS.2008.930152
5. United States Patent and Trademark Office. Available at: https://www.uspto.gov/ (accessed: 04.03.2024).
6. Walker R. C. Designing bang-bang PLLs for clock and data recovery in serial data transmission systems. Phase-locking in high-performance systems - from devices to architectures, ed. B. Razavi. S. l., Wiley-IEEE Press, 2003, pp. 34-45. https://doi.org/10.1109/9780470545492.ch4
7. Talegaonkar M., Inti R., Hanumolu P. K. Digital clock and data recovery circuit design: Challenges and tradeoffs. 2011 IEEE Custom Integrated Circuits Conference (CICC). San Jose, CA, IEEE, 2011, pp. 1-8. https://doi.org/10.1109/CICC.2011.6055346
8. Razavi B. Challenges in the design of high-speed clock and data recovery circuits. IEEE Communica-tionsMagazine, 2002, vol. 40, iss. 8, pp. 94-101. https://doi.org/10.1109/MC0M.2002.1024421
9. Shu G., Choi W.-S., Saxena S., Talegaonkar M., Anand T., Elkholy A., Elshazly A., Hanumolu P. K. A 4-to-10.5 Gb/s continuous-rate digital clock and data recovery with automatic frequency acquisition. IEEE Journal of Solid-State Circuits, 2016, vol. 51, iss. 2, pp. 428-439. https://doi.org/10.1109/JSSC.2015.2497963
10. Kwon D.-H., Park Y.-S., Choi W.-Y. A clock and data recovery circuit with programmable multi-level phase detector characteristics and a built-in jitter monitor. IEEE Transactions on Circuits and Systems I: Regular Papers, 2015, vol. 62, no. 6, pp. 1472-1480. https://doi.org/10.1109/TCSI.2015.2415180
11. Gimeno C., Bol D., Flandre D. Multilevel half-rate phase detector for clock and data recovery circuits. IEEE Transactions on Very Large Scale Integration (VLSI) Systems, 2018, vol. 26, iss. 9, pp. 1807-1811. https://doi.org/10.1109/TVLSI.2018.2826440
12. Kim J., Ko Y., Jin J., Choi J., Chun J.-H. A referenceless digital CDR with a half-rate jitter-tolerant FD and a multi-bit decimator. Electronics, 2022, vol. 11, iss. 4, art. no. 537. https://doi.org/10.3390/ electronics11040537
13. Dalton D., Chai K., Evans E., Ferriss M., Hitchcox D., Murray P., Selvanayagam S., Shepherd P., Devito L. A 12.5-mb/s to 2.7-Gb/s continuous-rate CDR with automatic frequency acquisition and data-rate readback. IEEE Journal of Solid-State Circuits, 2005, vol. 40, iss. 12, pp. 2713-2725. https://doi.org/10.1109/JSSC.2005.856577
14. Masuda T., Shinoda R., Chatwin J., Wysocki J., Uchino K., Miyajima Y., Ueno Y., Maruko K. et al. A 12 Gb/s 0.9 mW/Gb/s wide-bandwidth injection-type CDR in 28 nm CMOS with reference-free frequency capture. IEEE Journal of Solid-State Circuits, 2016, vol. 51, iss. 12, pp. 3204-3215. https://doi.org/10.1109/ JSSC.2016.2594077
15. Verbeke M., Rombouts P., Ramon H., Moeneclaey B., Yin X., Bauwelinck J., Torfs G. A 1.8-pJ/b, 12.5-25-Gb/s wide range all-digital clock and data recovery circuit. IEEE Journal of Solid-State Circuits, 2018, vol. 53, iss. 2, pp. 470-483. https://doi.org/10.1109/JSSC.2017.2755690
16. Verbeke M., Rombouts P., Ramon H., Torfs G., Bauwelinck J., Yin X. A 25 Gb/s all-digital clock and data recovery circuit for burst mode applications in PONs. 2017 European Conference on Optical Communication (ECOC). Gothenburg, IEEE, 2017, pp. 1-3. https://doi.org/10.1109/EC0C.2017.8346193
17. Wu G., Huang D., Li J., Gui P., Liu T., Guo S., Wang R., Fan Y. et al. A 1-16 Gb/s all-digital clock and data recovery with a wideband high-linearity phase interpolator. IEEE Transactions on Very Large Scale Integration (VLSI) Systems, 2016, vol. 24, iss. 7, pp. 2511-2520. https://doi.org/10.1109/TVLSI.2015.2508045
18. Cheng K.-H., Lai C.-W., Lo Y.-L. A CMOS VCO for 1V, 1GHz PLL applications. Proceedings of 2004 IEEE Asia-Pacific Conference on Advanced System Integrated Circuits. Fukuoka, IEEE, 2004, pp. 150-153. https://doi.org/10.1109/APASIC.2004.1349433
19. Pavithra A., Vivek K. A digital PLL using digitally controlled oscillator for low power consumption. AJAST, 2017, vol. 1, iss. 4, pp. 24-27.
20. Sheng D., Chung C.-C., Lan J.-C. A monotonic and low-power digitally controlled oscillator using standard cells for SoC applications. 2012 4th Asia Symposium on Quality Electronic Design (ASQED). Penang, IEEE, 2012, pp. 123-127. https://doi.org/10.1109/ACQED.2012.6320487
21. Sanchez-Azqueta C., Celma S. A phase detection scheme for clock and data recovery applications.
2011 20th European Conference on Circuit Theory and Design (ECCTD). Linköping, IEEE, 2011, pp. 130-133. https://doi.org/10.1109/ECCTD.2011.6043294
The review was submitted 15.09.2023; approved after reviewing 03.10.2023;
accepted for publication 10.04.2024.
Information about the authors
Nikolay Yu. Rannev - Head of the Laboratory of Analog Block Design Department, JSC SPC "ELVEES" (Russia, 124460, Moscow, Zelenograd, Constructor Lukin st., 14, bld. 14), [email protected]
Sergey V. Kondratenko - Cand. Sci. (Eng.), Senior Scientific Researcher of the Analog Block Design Department, JSC SPC "ELVEES" (Russia, 124460, Moscow, Zelenograd, Constructor Lukin st., 14, bld. 14), [email protected]
Valeriy D. Baykov - Chief Specialist of the Analog Block Design Department, JSC SPC "ELVEES" (Russia, 124460, Moscow, Zelenograd, Constructor Lukin st., 14, bld. 14), [email protected]
Alexey V. Dubinsky - Cand. Sci. (Eng.), Head of the Analog Block Design Department, JSC SPC "ELVEES" (Russia, 124460, Moscow, Zelenograd, Constructor Lukin st., 14, bld. 14), [email protected]
Natalia M. Gorshkova - Cand. Sci. (Eng.), Head of the Laboratory of Analog Block Design Department, JSC SPC "ELVEES" (Russia, 124460, Moscow, Zelenograd, Constructor Lukin st., 14, bld. 14), [email protected]
Dmitry V. Skok - Director of Design, JSC SPC "ELVEES" (Russia, 124460, Moscow, Zelenograd, Constructor Lukin st., 14, bld. 14), [email protected]
Информация для читателей журнала «Известия высших учебных заведений. Электроника»
Полные тексты статей журнала с 2004 по 2023 гг. доступны на сайтах Научной электронной библиотеки: www.elibrary.ru и журнала «Известия высших учебных заведений. Электроника»: http://ivuz-e.ru
