CC BY
60
-►
Электроника, технологии производства материалов электронной техники
УДК 621.396.6
Д.В. Морозов, М.С. Енученко Санкт-Петербург, Россия
ЦИФРО-АНАЛОГОВЫЕ ПРЕОБРАЗОВАТЕЛИ С УНАРНОЙ И СЕГМЕНТНОЙ АРХИТЕКТУРАМИ
D.V. Morozov, M.S. Yenuchenko
St.-Petersburg, Russia
DIGITAL-TO-ANALOG cONVERTERS wITH uNARY AND SEGMENTED ARcHITEcTuRES
Рассмотрены унарная, бинарная и сегментная архитектуры ЦАП, проведено сравнение. Сделан вывод о целесообразности использования сегментной архитектуры при необходимости снижения требований к согласованию параметров элементов.
ЦИФРО-АНАЛОГОВЫЙ ПРЕОБРАЗОВАТЕЛЬ. ТЕРМОМЕТРИЧЕСКИЙ ДЕШИФРАТОР. СЕГМЕНТНАЯ АРХИТЕКТУРА.
Unary, binary and segmented architectures were presented. Comparison of architectures was conducted. Segmented architecture provides decreasing element mismatch.
DIGITAL-TO-ANALOG CONVERTER. THERMOMETRIC DECODER. SEGMENTED ARCHITECTURE.
Одна из основных составляющих систем телекоммуникаций и управления - цифро-аналоговый преобразователь (ЦАП). Как правило, ЦАП является встраиваемым блоком данных систем, что приводит к необходимости уменьшения занимаемых размеров на кристалле при сохранении прочих характеристик. Наиболее простой способ построения параллельного ЦАП - использование взвешивающих элементов, имеющих веса, относящиеся как степени числа два, - бинарная архитектура. Данный подход не требует использования дополнительных блоков, т. к. взвешивающие элементы непосредственно управляются сигналами разрядов входного прямого двоичного кода. Однако этот подход требует высокой точности исполнения взвешивающих элементов и, в первую очередь, элемента, взвешивающего старший разряд: отклонение старшего взвешивающего элемента не должно превышать половины веса младшего значащего разряда (МЗР). Так, для
10-разрядного ЦАП это относительное отклонение не должно превышать = 0,098 %.
Достижение такой точности исполнения возможно лишь увеличением геометрических размеров элементов и всей площади в целом с целью уменьшения влияния краевых эффектов, однако и в таком случае возможна потеря точности за счет увеличения влияния неоднородности кристалла. В данной статье рассматриваются альтернативные способы построения ЦАП, позволяющие решить проблему точности исполнения элементов: использование унарной и сегментной архитектур [1-3].
Унарная архитектура
Альтернативным подходом по отношению к бинарной архитектуре является применение унарной архитектуры, где используются эле-
менты одинакового веса, число которых для ^разрядного ЦАП равно 2м - 1. Схемы ЦАП с бинарной и унарной архитектурами представлены на рис. 1. Бинарная архитектура представлена двоично-взвешенными источниками тока I, 21, 41 и т. д., где I - ток, соответствующий младшему разряду. Унарная архитектура содержит одинаковые источники тока с весом I. Обе схемы имеют токовый выход, суммирование токов происходит в выходном узле.
Управление элементами в унарной архитектуре осуществляется 2м - 1-разрядным термометрическим кодом. По аналогии со шкалой термометра минимальное число в данном коде представляется во всех разрядах логическими нулями, а максимальное - логическими единицами. В диапазоне входных сигналов ЦАП младшие разряды термометрического кода принимают значения логической единицы, а старшие - логического нуля (код на выходах компараторов в параллельном аналого-цифровом преобразователе является примером термометрического кода [4]). Управление источниками тока таким кодом гарантирует монотонность характеристики преобразования и снижает требования к точности исполнения. Так, для унарной архитектуры это требование составляет для каждого элемента (аналогично бинарной) половину МЗР, но т. к. все элементы считаются младшими, то относительное отклонение уже будет составлять 50 % вне зависимости от разрядности ЦАП.
Так как в случае унарной архитектуры управление взвешенными элементами ведется с помощью термометрического кода, то для преобразования прямого двоичного кода в термометрический необходим термометрический дешифратор. Стро-
а)
Выход ->
Выход —>
Рис. 1. Бинарная (а) и унарная (б) архитектуры
го говоря, такое устройство называется кодопреобразователем [5], однако нередко в публикациях используют термин «дешифратор» [1-4, 6-8]. Способы построения и возможные реализации дешифратора термометрического кода рассматриваются в следующем разделе.
Термометрический дешифратор
Одномерный дешифратор. В термометрическом коде десятичное число п представляется в виде п единиц, остальные разряды принимаются равными нулю, или наоборот, т. е. в виде п нулей, остальные - единицы. Был проведен синтез трехразрядного термометрического дешифратора на основе таблицы истинности (рис. 2). Из таблицы истинности нетрудно заметить, что разряд выходного кода 74 повторяет старший разряд входного кода X3, а разряды 77 и 71 являются логическим произведением и суммой всех разрядов входного кода соответственно. Построив карты Карно для 76 и 75 и проведя минимизацию, логические функции с 71 по 77 можно представить в виде:
71 = X1 + X 2 + X 3 = (Х3 + Х1) + (Х3 + X 2);
7 2 = X 3 + X 2;
73 = ^3 + X 2) • ^3 + X 1);7 4 = X3;
75 = X3 • X 2 + X3 • XI;
7 6 = X3 • X 2;
7 7 = X! • X 2 • X3 = ^3 • X 2) • ^3 • X!).
Каждый дешифратор разрядности N+1 строится на основе двух дешифраторов разрядности N. На входы дешифратора, отвечающего за младшие разряды, подаются логические суммы м-х разрядов и М+1-го, на входы дешифратора, отвечающего за старшие разряды, подаются логические произведения М-х разрядов и М+1-го.
Количество логических элементов такого термометрического дешифратора вычисляется по формуле:
к1В (N) = 2М+1 - 2N - 2, (1)
где N - разрядность входного двоичного кода дешифратора. Так, для 6-разрядного дешифратора потребуется 114 логических элементов, для 8-разрядного - 494.
Усредненное время задержки срабатывания данного устройства равно
?ш = (N -1)т, (2)
где т - время задержки срабатывания одного ло-
4-
Электроника, технологии производства материалов электронной техники
Рис. 2. Структура и таблица истинности трехразрядного термометрического дешифратора
гического элемента. Такой дешифратор будем называть одномерным.
Двумерный дешифратор. Структура двумерного дешифратора на примере четырех разрядов входного кода представлена на рис. 3 [4-6]. Такой дешифратор строится на базе двух дешиф -раторов разрядности N/2 и имеет в каждой ячейке комбинацию логических элементов, работающих следующим образом: выходной сигнал ячейки принимает значение единицы, если ячейка находится на пересечении текущей строки У. и текущего столбца У. или если выбрана следующая строка У.+1.
В случае двумерного дешифратора формулы числа элементов и времени задержки срабатывания принимают вид:
к2ж (N) = кш (N/2)• 2 + 2• ^ -1) =
= к
N+2 + 22 - 4.
(3)
Т = (у +1) т. (4)
В сравнении с одномерным дешифратором (1) и (2), для двумерного дешифратора требуется большее число логических элементов, но сокращается время срабатывания устройства.
Рис. 3. Структура двумерного дешифратора
Таблица 1
Сравнение способов дешифрирования
Число логических элементов
Дешифрирование Разрядность
4 6 8 10 12 16
Одномерное 22 114 494 2026 8166 131038
Двумерное 34 142 554 2150 8418 132058
Увеличение числа элементов, % 54 24 12 6 3 1
Максимальная задержка (в единицах задержки одного элемента)
Одномерное 3 5 7 9 11 15
Двумерное 3 4 5 6 7 9
Увеличение быстродействия, % 0 25 40 50 57 67
Сравнение способов дешифрирования по количеству элементов и быстродействию представлено в табл. 1.
С ростом разрядности число логических элементов становится сопоставимым, а быстродействие двумерного дешифратора растет. Например, для 16-разрядного двумерного дешифратора увеличение числа элементов относительного одномерного дешифратора лишь на 1 % дает 67 % выигрыш в быстродействии.
Реализация дешифратора с параллельным формированием выходных функций. Помимо рекурсивного способа построения термометрического дешифратора есть вариант реализации для всех выходов, кроме 78, в точности повторяющего старший бит входного кода, параллельным формированием выходных функций. Так, для четырехразрядного дешифратора выходные функции приобретают следующий вид:
71 = X4 + X3 • X2 + X1; 72 = X2 + X3 + X4;
73 = X1 • X2 • X3 + X4; 74 = X3 + X4;
75 = X1-X3 • (X4 + X3) • (X4 + X2);
7 6 = X 4 + X 3 • X 4 + X 2;
7 7 = X1 + X 4 + (X 4 + X 3) • (X 4 + X 2);
7 9 = X1 • X 4 • X 4 • (X 2 + X 3);
710 = X 4 • (X 2 + X 3);
711 = X1 + X 3 + X 4 • (X 2 + X 3);
712 = X3 • X4; 713 = X1 + X2 + X3 • X4;
714 = X 2 • X 3 • X 4; 715 = X 4 • X 3 + X 2 • X1.
Данный подход позволяет при изменении всех разрядов входного кода из состояния 0 в состояние 1 и обратно сблизить времена задержки срабатывания дешифратора. При этом достигается уменьшение числа транзисторов в 1,4 раза, и среднее время преобразования сокращается в 1,3 раза.
Сегментная архитектура
Сегментная архитектура представляет компромисс между унарной и бинарной архитектурой. В этом случае ЦАП разбивается на сегменты: бинарный и унарный. В связи с описанными выше проблемами точности исполнения старшие разряды обрабатываются унарным сегментом, младшие - бинарным.
Чтобы показать, как точность исполнения элементов влияет на характеристики ЦАП, проведем моделирование дифференциальной нелинейности для различных архитектур в среде МА^АВ. При этом введем следующее предположение: взвешивающие элементы бинарной архитектуры строятся параллельным соединением необходимого числа элементов единичного веса. Тогда ЦАП с любой архитектурой будет иметь одинаковое число элементов К единичного веса, равное К = 2N -1, где N - разрядность ЦАП. Дополнительно предположим, что площади элементов единичного веса ЦАП для указанных архитектур одинаковы. Исследование проведем для 8-разрядных ЦАП. В сегментном ЦАП унарный сегмент обрабатывает четыре старших разряда, бинарный - четыре младших.
Электроника, технологии производства материалов электронной техники
В модели генерируется массив элементов единичного веса, имеющих значения выходной характеристики (например, разрядного тока) в виде нормально распределенной случайной величины с математическим ожиданием 1 и среднеквадратичным отклонением о. Моделирование производится для трех значений о в диапазоне от 0,01 до 0,1. На основе этого массива формируются унарный, бинарный и сегментный ЦАП. Получается статическая характеристика каждого ЦАП и вычисляется максимальная DNL каждого из преобразователей. Результаты проведенных статистических испытаний представлены в табл. 2.
Из табл. видно, что начиная с выборки 102, расхождение составляет не более 5 %, а начиная с
выборки 104 - не более 1 %. Таким образом, дальнейшее увеличение выборки нецелесообразно. Также из таблицы видно, что дифференциальная нелинейность, связанная с разбросом параметров элементов, для ЦАП с унарной архитектурой в пять раз ниже, чем для ЦАП с бинарной архитектурой. Для сегментного ЦАП, обрабатывающего половину разрядов унарным сегментом, половину - бинарным сегментом, эта нелинейность составляет с точностью до 6 % среднее значение не-линейностей ЦАП с унарной и ЦАП с бинарной архитектурой.
В итоге можно сделать следующие выводы. При одинаковой площади взвешивающих элементов унарная архитектура проигрывает бинарной
Т а б л и ца 2
Результаты моделирования разброса параметров бинарного и сегментного ЦАП
Средняя максимальная DNL
Выборка Унарный Бинарный Сегментный 4/4
Среднее квадратичное отклонение о 0,01
1 0,0354 0,1631 0,1142
1,00Е+01 0,0304 0,1656 0,1255
1,00Е+02 0,0306 0,1657 0,1062
1,00Е+03 0,0304 0,1686 0,1039
1,00Е+04 0,0305 0,1643 0,1030
1,00Е+05 0,0304 0,1652 0,1033
Среднее квадратичное отклонение о 0,05
1 0,1435 0,6507 0,3804
1,00Е+01 0,1410 0,8084 0,4460
1,00Е+02 0,1529 0,8181 0,5377
1,00Е+03 0,1518 0,8333 0,5223
1,00Е+04 0,1521 0,8222 0,5180
1,00Е+05 0,1521 0,8293 0,5172
Среднее квадратичное отклонение о 0,1
1 0,2708 0,9223 0,9633
1,00Е+01 0,2742 1,6638 0,8295
1,00Е+02 0,2984 1,5972 1,0191
1,00Е+03 0,3044 1,6813 1,0299
1,00Е+04 0,3053 1,6655 1,0318
1,00Е+05 0,3044 1,6556 1,0341
по площади, занимаемой всем преобразователем, потребляемой мощности, быстродействию, однако дает гарантированную монотонность характеристик преобразования и снижает требования к точности исполнения элементов.
Обеспечить указанные преимущества бинарной и унарной архитектур удается при использовании сегментной архитектуры. Как правило,
разрядности бинарного и унарного сегментов оказываются близкими. При увеличении разрядности унарного сегмента достигается уменьшение дифференциальной нелинейности, связанной с разбросом параметров взвешивающих элементов, а при увеличении бинарного сегмента снижается занимаемая площадь, потребляемая мощность и увеличивается быстродействие.
СПИСОК ЛИТЕРАТУРЫ
1. Radiom, S. Folded-current-steering DAC: an approach to low-voltage high-speed high-resolution D/A converters [Text] / S. Radiom, B. Sheikholeslami, H. Aminzadeh [et al.] // IEEE International Symp. on Circuits and Systems. -2006. -P. 4783-4786.
2. Hyuen-Hee, Bae. A3 V 12b 100 MS/s CMOS D/A converter for high-speed system applications [Text] / Bae Hyuen-Hee, Jin-Sik Yoon, Myung-Jin Lee [et al.] // Proc. of the International Symp. on Circuits and Systems, ISCAS '03. -2003. -Vol. 1. -P. I-869-I-872.
3. Da-Huei, Lee. Nyquist-Rate Current-Steering Digital-to-Analog Converters With Random Multiple Data-Weighted Averaging Technique and Q" Rotated Walk Switching Scheme [Text] / Lee Da-Huei, Yu-Hong Lin, Tai-Haur Kuo // IEEE on Circuits and Systems II: Express Briefs. -2006. -Vol. 53. -№. 11. -P. 1264-1268.
4. Эннс, В.И. Проектирование аналоговых КМОП-микросхем [Текст]/ В.И. Эннс, Ю.М. Кобзев. -М.: Го-
рячая линия - Телеком, 2005. -454 с.
5. Бунтов, В.Д. Цифровые и микропроцессорные радиотехнические устройства [Текст]/ В.Д. Бунтов, С.Б. Макаров. -СПб.: Изд-во Политехнического ун-та, 2005. -398 с.
6. Zhongjun, Yu. 1-D and 2-D switching strategies achieving nearoptimal INL for thermometer-coded current steering DACs [Text] / Yu Zhongjun, Degang Chen, R. Geiger // ISCAS '03 Proceedings of the International Symp. on Circuits and Systems. -2003. -Vol. 1. -P. I-909-I-912.
7. Da-Huei, Lee. Low-Cost 14-Bit Current-Steering DAC With a Randomized Thermometer-Coding Method [Text] / Lee Da-Huei, Tai-Haur Kuo, Kow-Liang Wen // IEEE Transactions on Circuits and Systems. Part II: Express Briefs. -2009. -Vol. 56. -Iss. 2. -P. 137-141.
8. Starzyk, J.A. Cost-oriented design of a 14-bit current steering DAC macrocell [Text] / J.A. Starzyk, R.P. Mohn // Proc. of the International Symp. on Circuits and Systems, ISCAS '03. -2003. -Vol. 1. -P. I-965-I-968.
