CC BY
39
УДК 004.312
В.В. Данилов1, Б.Н. Ковригин1, Е.В. Чепин1,2
1 Национальный исследовательский ядерный университет «МИФИ»
2 Московский физико-технический институт (государственный университет)
Троичная запоминающая ячейка и троичные триггеры
Рассматривается проблема построения триггерных схем на основе элементов троичной логики. Предлагается использование триттера — элемента хранения единицы информации в троичной логике. Приводится алгоритм синтеза синхронных двухступенчатых троичных триггеров с использованием разработанной троичной запоминающей ячейки на примере синтеза синхронного двухступенчатого троичного JK-триггера.
Ключевые слова: троичная логика, запоминающая ячейка, троичный триггер, двоичнотроичное моделирование.
В последнее время интерес к троичной логике и арифметике возрождается во многом благодаря новым возможностям полупроводниковой технологии. В мире широко проводятся теоретические исследования, затрагивающие так или иначе трёхуровневую технику. Ежегодно проводится всемирный симпозиум «International Symposium on Multiple-Valued Logic» [1], на котором докладываются новейшие разработки в области многозначной логики. В литературе представлено множество статей и ряд монографий, предлагающих различные подходы к решению задачи построения устойчивого троичного элемента [2-6]. Обзор российских и зарубежных патентных документов показал непрерывность, а также актуальность развития троичных технологий. Преимущества троичной логики в ЭВМ по сравнению с двоичной: высокая вирусоустойчивость компьютерных программ, так как в троичной логике ЭВМ легче выделить вредоносные программы как инородные и самостоятельно принять решение об их изоляции или уничтожении; коды троичной логики короче и соответственно ЭВМ может в несколько раз быстрее производить сложные математические вычисления, чем ЭВМ с двоичной логикой; в случае каких-либо сбоев в отдельных программах ЭВМ не будет зависать, как это часто происходит в двоичной системе исчисления и его не нужно будет перезагружать заново, теряя при этом полезную информацию. Здесь просто можно будет выходить из программы, давшей сбой, и продолжать работать в других программах; троичная (пятеричная и т.д.) система исчисления позволяет создавать кибернетические устройства (в том числе и соответствующие программы) с элементами искусственного интеллекта, что в свою очередь существенно упростит пользование такой ЭВМ.
Настоящая статья посвящена актуальной проблеме построения триггерных схем на основе логических элементов троичной логики. Вопрос построения элементов хранения является центральным в схемотехнике цифровых устройств, по-
скольку элементы памяти являются основой построения всех последовательностных схем.
В публикациях отсутствует информация по логической организации трёхстабильных элементов хранения. А различные решения по построению схем троичных триггеров, приводимые в российских патентных документах за 1994-2007 гг., реализованы на основе двоичных логических и запоминающих элементов в совокупности с дискретными компонентами. Подобные решения исключают их реализацию в микроэлектронном исполнении, а функциональное и структурное решения предлагаемых троичных триггеров не допускает построение на их основе троичных триггеров с различными таблицами переходов и организацией.
Таким образом, вопрос построения троичных запоминающих элементов, которые позволяли бы строить устройства, чьи характеристики (сложность, быстродействие, надежность, экономичность и т.д.) были бы, по крайней мере, не хуже соответствующих характеристик устройств, использующих двухуровневый принцип кодирования, по-прежнему далек от своего решения. А учитывая, что число троичных триггеров с двумя логическими входами (число триггеров с различной таблицей переходов) равно 327, то вопрос построения троичных триггеров в его сколь-нибудь исчерпывающей полноте требует отдельного самостоятельного исследования.
В двоичной логике нашли применение триггерные схемы с различной структурной организацией: асинхронные триггеры (запоминающие ячейки), синхронные триггеры со статическим управлением записью, синхронные двухступенчатые триггеры, синхронные триггеры с динамическим управлением записью. В каждой организации триггеры подразделяются по реализуемым таблицам переходов: И,8-, D-, DV-, JK-, Т-тригге-ры, то есть число используемых триггеров в практике проектирования цифровых устройств достаточно велико.
Ниже предлагается построение трёхстабильных элементов хранения на основе логических троичных элементов, как это имеет место в двоичной логике. Полученные результаты необходимы для разработки и реализации троичных цифровых устройств с памятью, а также для разработки троичных систем моделирования.
Троичная запоминающая ячейка — трит-тер. В двоичной логике всё многообразие структур триггерных схем использует простейший элемент хранения — запоминающую ячейку (ЗЯ).
Запоминающая ячейка — это схема, имеющая два выхода Q и Q, разрешённые сигналы на которых всегда противоположны, и два входа S (Set — установка) R (Reset — сброс). Переключающий сигнал по входу S устанавливает ЗЯ в состояние 1 (Q = 1, Q = 0), а по входу R — в состояние 0 (Q = 0, Q = 1). Обычно она состоит из двух логических элементов, которые взаимно охвачены обратной связью (рис. 1).
Таблица 1
Функция циклического отрицания
■ запрещенное состояние входов
Рис. 1. Запоминающая ячейка на элементах ИЛИ-НЕ, условное графическое обозначение и таблица переходов
Запоминающую ячейку называют асинхронным ИБ-триггером. Такое название объясняется способом записи информации. Состояние асинхронного триггера определяется в каждый момент времени состоянием входов, то есть изменения входного сигнала непосредственно передаются на выход триггера.
Естественно предположить, что и в троичной логике должна существовать аналогичная запоминающая ячейка (трёхстабильный элемент хранения).
Назовём трёхстабильную запоминающую ячейку триттером. Данный неологизм вводится для краткости и удобства обозначения трёхстабильных элементов хранения. Таким образом, трит-тер — это элемент хранения трита, обозначающего в литературе единицу информации в троичной логике (±1 и 0 или 0,1 и 2).
Поскольку в троичной логике имеет место три значения, то и триттер должен иметь три выхода 1Q, 2Q, 2Q с тремя различными состояниями (по аналогии с выходами н у двоичного триггера).
Определим значения, которые должны иметь эти три выхода, используя функцию циклического отрицания (табл. 1).
X ' X
0 1
1 2
2 0
В табл. 2 приведены возможные (разрешённые) значения трёх выходов триттера. Любые другие сочетания значений выходов триттера будем считать ошибочными (запрещёнными).
Таблица 2
Значения выходов триттера
Выходы триттера
1Q 2 Q 2 Q
0 1 2
1 2 0
2 0 1
Выбор элементной базы. Для построения триттера выберем, как и в случае двоичной логики, одноэлементный базис, а именно, троичный элемент, реализующий функцию Вебба (табл. 3).
Таблица 3
Функция
Вебба
а Ъ а Ъ
0 0 1
0 1 2
0 2 0
1 0 2
1 1 2
1 2 0
2 0 0
2 1 0
2 2 0
Логическая структура триттера.
Предлагается следующая структура триттера (рис. 2), построенная на троичных элементах, реализующих функцию Вебба. В условном графическом обозначении данных троичных элементов добавлена буква Т (троичный), которая отличает троичный элемент от двоичного. Триттер имеет три входа R, S, M и три выхода 1Q, 2Q, 2Q, состояния которых определяются функцией циклического отрицания. По входу R (reset) трит-тер устанавливается в состояние 012; по входу S (set) триттер устанавливается в состояние 120; по входу M (minus) триттер устанавливается в состояние 201.
Полное исследование данной структуры путём моделирования позволило составить таблицу переходов триттера (табл. 4).
Рис. 2. Логическая схема триттера и его условное графическое обозначение
Таблица 4 Таблица переходов триттера
Время t Время t + 1 Прим.
R М S 1Q 2 Q 2 Q 1Q 2 Q 2 Q
0 0 0 0 1 2 0 1 2 Хран
1 0 0 0 1 2 0 1 2 Хран
2 0 0 0 1 2 0 1 2 Хран
0 0 1 0 1 2 0 1 2 Хран
1 0 1 0 1 2 0 1 2 Хран
2 0 1 0 1 2 0 1 2 Хран
0 0 2 0 1 2 1 2 0 Уст в 1
0 1 0 0 1 2 1 2 0 Уст в 1
0 2 0 0 1 2 0 1 Уст в 2
0 0 0 1 2 0 1 2 0 Хран
0 1 0 1 2 0 1 2 0 Хран
0 0 1 1 2 0 1 2 0 Хран
0 1 1 1 2 0 1 2 0 Хран
0 0 2 1 2 0 1 2 0 Хран
0 1 2 1 2 0 1 2 0 Хран
2 0 0 1 2 0 0 1 2 Уст в 0
0 2 0 1 2 0 2 0 1 Уст в 2
1 0 0 1 2 0 2 0 1 Уст в 2
0 0 0 2 0 1 2 0 1 Хран
0 1 0 2 0 1 2 0 1 Хран
0 2 0 2 0 1 2 0 1 Хран
1 0 0 2 0 1 2 0 1 Хран
1 1 0 2 0 1 2 0 1 Хран
1 2 0 2 0 1 2 0 1 Хран
0 0 1 2 0 1 0 1 2 Уст в 0
2 0 0 2 0 1 0 1 2 Уст в 0
0 0 2 2 0 1 1 2 0 Уст в 1
В этой таблице отражены только разрешённые переходы. Переходы, которые приводят к нарушению ранее определённых разрешённых значений выходов триттера (табл. 2), в таблице переходов триттера не показаны.
Внимательное рассмотрение полученной таблицы переходов триттера позволяет сделать ряд важных выводов относительно свойств предлагаемой структуры триттера.
1. Триттер может находиться в одном из трёх устойчивых состояний:
1Q2Q2Q = 012, 120 или 201.
Распределение значений по выходам триттера подчиняется функции циклического отрицания. Следовательно, достаточно знать только состояние одного выхода, чтобы определить состояние остальных выходов триттера.
2. Из 27 возможных входных состояний для каждого из трёх разрешённых состояний выходов
триттера только 9 состояний (табл. 4) не приводят к нарушению ранее определённых разрешённых значений выходов триттера.
3. Хранение любого из трёх состояний триттера возможно при 6 различных состояниях его входов (табл. 4 строки таблицы переходов с примечанием «Хран»). Это обстоятельство потенциально может быть использовано для упрощения проектируемых структур с использованием данного триттера.
4. Среди трёх групп 6 различных состояний входов триттера, обеспечивающих хранение текущего состояния, только одно входное состояние входит в каждую группу, гарантируя хранение любого состояния триттера. Это входное состояние RMS = 000 (табл. 4). Очевидно, это состояние входов должно быть исходным.
5. Переход из любого текущего состояния в одно из двух других состояний реализуется изменением 0 ^ 2 одного из входов:
— по входу R триттер переходит в состояние 012,
— по входу S — в состояние 120,
— по входу M — в состояние 201.
Часть переходов дублируется изменением 0 ^ 1 одного из входов (табл. 4), что также может быть использовано для упрощения проектируемых структур с использованием данного трит-тера. Таким образом, триттер реализует полноту переходов.
Моделирование логической структуры триттера. Проиллюстрируем вышеназванные свойства предлагаемой структуры триттера моделированием троичных функций с помощью кодирования в двоичном виде на программируемой логической интегральной схеме (ПЛИС) с использованием САПР фирмы Xilinx и отработкой на стенде с использованием ПЛИС S 10PC84. В этом представлении существует несколько вариантов кодировки, но в любом случае на два бита приходится один трит и ещё один уровень остаётся неопределённым.
Общий подход к синтезу схем реализации троичных функций с помощью кодирования в двоичном виде рассмотрен в работах [7] и состоит в следующем. Составляется таблица истинности для трёхзначной функции в соответствии с выбранной кодировкой. На основе этой таблицы для каждого выходного разряда составляется карта Карно для минимизации функции. По результатам минимизации производится синтез схемы.
Примем следующее двоичное кодирование трёхзначного алфавита: 0 — 00, 1 — 01, 2 — 10. Логическая схема, реализующая функцию Вебба, приведена на рис. 3. Здесь же приведено условное графическое обозначение троичного элемента NOR (элемент ИЛИ-НЕ) в библиотеке макроэлементов. Временная диаграмма работы троичного элемента NOR приведена на рис. 4.
Рис. 3. Троичный элемент NOR, реализующий функцию Вебба: а) логическая схема; б) условное графическое обозначение
Рис. 4. Временная диаграмма троичного элемента NOR
Рис. 5. Логическая схема триттера
TRIT
Рис. 6. Условное графическое обозначение триттера
а) б) в}
Рис. 7. Временные диаграммы установки триттера в требуемое состояние: а) в состояние 012 по входу В; б) в состояние 120 по входу А; в) в состояние 201 по входу С
lns/div I ujuj;
0. Э
в В1. . .<1іех>82 Cs ID
в С1. . .<Ъех>й2 Cs 0
в Й1. . .<Ьех>й2 Cs 0
в 1Q1- .<Ьех>й2 ID
в 2Q1. .<Ьех>й2 1
в 3Q1. .<Ьех>й2 2
I I I I I I I I I
10ns
1111 и 111
20ns 111111111
30ns
I
11111 и 11
40ns 111111111
50ns 111111111
60ns
111111111
70ns 11111 ll 11
0 *2 *0 m w
0 и № 12 •
0 Ї2 № Z3m to
X Ж1 n Ш Ш □dI Ш Ю
X ш и □cn jr □СП □СП
X HZ to □cn □СП Xo □СП и
Рис. 8. Временная диаграмма переходов триттера при изменении входных сигналов из 0 в 2
ШШШ| SOOps/div 1 11111 0.0 111 І I II 1 I 5ns 11111 1111 10ns 111111111 15ns 11111111 і 20ns 111111 и і 25ns 111111 и і 30ns 111111 и і 35ns 111111 и і 40ns 111 111 и і 11111
В В1...<hex>B2 Cs 9 0 IZ Xo її Xo
В Cl...<hex>82 Cs У 0 Ї1 ю
В SI...<hex>B2 Cs У 0 jr Xo
В І Ql..<hex>B2 и X ¡¡0 XI Ї2 to
В 2Q1..<hex>B2 1 X ЇЇ и Xo Xi
В 3Q1..<hex>82 •¿ X и lo Xi T2
Рис. 9. Временная диаграмма переходов триттера при изменении входных сигналов из 0 в 1
к s £
X Ф л X
Ц. ф
Ш с
га с
о
с
:-Х
О
S ф X О tú Cl Ф С
TRIT
А[1:0] 1Q[1:0]
В[1:0] 2Q[1:0]
С[1:0] 3Q[1:0]
Q1
CERS • ----------
Q-------J ° CER
Рис. 10. Обобщенная схема реализации двухступенчатого троичного триггера с разрешением и асинхронной установкой в 0
к л S 2 X л
ц ф
(Ú С
с °
». )S
га о
-г Û.
ф £
?í ш
О
TRIT А[1:0] 1 Q[1:0]
В[1:0] 2Q[1:0]
С[1:0] 3Q[1:0]
Q
і £ X Л ф I
С Ф lû с
н
Cl
% я
га ?
TRIT
А[ 1:0] Ю[1:0]
В[1:0] 2Q[1:Û]
С|1:0] 3Q[1:0]
Q1
Q
J------
к------
С------
CER —Н ü g.
а * ----------
Q-------J ° CER
Рис. 11. Обобщенная структура синхронного двухступенчатого троичного JK-триггера с разрешением и асинхронной установкой в 0
к ^ s £ I л
С Dl
ш с
£. £
с °
- JS
п о
т EL
і g и Е
о
TRIT
А[1:0] 1Q[1:0]
В[1:0] 2Q[1:0]
С[1:0] 3Q[1:0]
Рис. 12. Логическая схема реализации первой ступени двухступенчатого троичного JK-триггера
На рис. 5 представлена логическая схема триттера, реализованная на макроэлементах NOR_2. На рис. б приведено условное графическое обозначение триттера.
Диаграммы на рис. 7 иллюстрируют переход триттера из первоначального неопределённого состояния в требуемое по установочным входам B,
A, C.
Видимо, целесообразно внешним входам трит-тера дать мнемоничные имена, как это имеет ме-
сто для двоичной запоминающей ячейки. Например, В заменить на R (reset) — по данному входу триттер устанавливается в состояние 012; А заменить на S (set) — по этому входу триттер устанавливается в состояние 120; C заменить на M (minus) — по этому входу триттер устанавливается в состояние 201.
Временная диаграмма, приведённая на рис. 8, демонстрирует переходы триттера из каждого состояния в два других состояния при изменении
входных сигналов из 0 в 2, диаграмма рис. 9 — при изменении входных сигналов из 0 в 1.
На основе созданной троичной запоминающей ячейки (триттера) можно спроектировать троичный триггер с произвольной таблицей переходов и требуемой структурной организацией.
Синтез синхронных двухступенчатых троичных триггеров. Триггер — один из базовых (основных) элементов цифровой техники. Некоторые исследователи включают триггер в 100 великих изобретений.
Триггер не является логическим элементом первого уровня, а сам состоит из логических элементов первого уровня — инверторов или логических вентилей. По отношению к логическим элементам первого уровня триггер является логическим устройством второго уровня.
В практике проектирования цифровых устройств широко используются синхронные триггеры с различной таблицей переходов. Эти триггеры, как правило, имеют различные дополнительные управляющие входы: вход разрешения по C-входу, синхронные или асинхронные входы предварительной установки триггера в то или иное состояние.
Использование трёхзначной логики позволяет сократить число дополнительных управляющих входов без сокращения необходимых управляющих функций (микроопераций), выполняемых по этим входам.
Рассмотрим алгоритм синтеза синхронных двухступенчатых троичных триггеров с заданной таблицей переключений на примере троичного триггера, работающего в соответствии с его двоичным аналогом JK-триггером.
Обобщенная схема реализации двухступенчатого троичного триггера приведена на рис. 10.
В основе реализации лежат две троичных запоминающих ячейки. Вместе со своей схемой управления они образуют соответственно первую и вторую ступень синхронного двухступенчатого троичного триггера.
Двухступенчатый троичный триггер имеет три группы входов:
— Ei — сигналы переключения троичного триггера, задающие логику переключений состояния троичного триггера;
— CER — управляющие сигналы — в данном случае во входе CER объединены две микрооперации: разрешение (CE) при CER = 1 и асинхронный сброс (CLR) при CER = 2;
— C — синхронизирующий сигнал.
Схемы управления преобразуют соответственно информацию, поступающую на входы Ei троичного триггера, и текущее состояние первой ступени в сигналы, которые подаются на установочные входы соответствующей троичной запоминающей ячейки.
Вход C — вход для синхронизирующего сигнала. Импульсы, поступающие на этот вход, опре-
деляют момент приёма троичным триггером соответствующей информации. Сигналы, поступающие на вход C, логической информации не несут, а являются сигналами синхронизации. Ступени двухступенчатого троичного триггера работают в «противофазе», то есть если первая ступень изменяет свою информацию, то вторая ступень хранит своё состояние, и, наоборот, — если вторая изменяет своё состояние, то первая хранит своё.
Состояние первой ступени в рассматриваемой структуре троичного триггера изменяется только тогда, когда значение синхросигнала соответствует нулю. Состояние второй ступени изменяется при значении синхросигнала равном единице. Это означает, что при C = 0 переключения сигналов на логических входах Ei вызывает изменение состояния первой ступени. Поэтому информацию на логических входах, как правило, меняют в данном случае при C =1.
Вход CER (clock enable, reset) — вход разрешения работы троичного триггера и асинхронной установки ступеней троичного триггера в 0.
Далее для примера рассмотрим реализацию синхронного двухступенчатого троичного JK-триггера с асинхронной установкой в ноль.
Синтез синхронного двухступенчатого троичного JK-триггера. Структуру синхронного двухступенчатого троичного JK-триггера с асинхронной установкой в 0 можно представить в виде двух троичных запоминающих ячеек (трит-теров) и двух схем управления (рис. 11).
В двоичной логике JK-триггер является универсальным триггером. У него наиболее полный набор функций: хранение, установка в 0, установка в 1, инверсия текущего состояния. Аналогично, в троичной логике JK-триггер имеет следующий набор функций: хранение при J = K = 0; установка в 0 при J = 0, K =1 или 2; установка в 1 при J =1, K = 0; установка в 2 при J =2, K = 0; циклический сдвиг текущего состояния при J =1, K = 1; двойной циклический сдвиг текущего состояния при J = 2, K = 2.
Ниже приведена таблица переходов синхронного двухступенчатого троичного JK-триггера с асинхронной установкой в 0 (табл. 5).
В данной таблице Q — состояние второй ступени, то есть выхода JK-триггера, а Qi — состояние первой ступени. Символом «-о» обозначается циклический сдвиг. C оответственно «——» означает двойной циклический сдвиг.
В соответствии с описанной логикой работы JK-триггера и законом функционирования троичной запоминающей ячейки (триттера) таблицу истинности схем управления первой и второй ступеней можно представить в следующем виде (табл. 6 и 7).
Схемы управления наиболее просто реализовать в базисе Россера-Тьюкетта. Их реализации приведены на рис. 12 и 13.
Рис. 13. Логическая схема реализации второй ступени двухступенчатого троичного JK-триггера
Таблица 5
Таблица переходов двухступенчатого JK-триггера с асинхронной установкой в 0
CER С J к Q\+l Qt+1 Пояснение
0 X X X Q\ Qf Запрет работы по С-входу (хранение)
2 X X X 0 0 Асинхронная установка в 0
1 0 0 0 Q4 Q4 Загрузка состояния второй ступени в первую
1 0 0 1 0 Синхронная установка первой ступени в 0
1 0 0 2
1 0 1 0 і Синхронная установка первой ступени в 1
1 0 2 0 2 Qf Синхронная установка первой ступени в 2
1 0 1 1 Qf Загрузка сдвинутого состояния второй ступени в первую
1 0 2 2 -i-i Qf Qf Загрузка дважды сдвинутого состояния второй ступени в первую
1 0 2 1 X X Запрещенные состояния
1 0 1 2 X X
1 1 X X Q\ Q{ Загрузка состояния первой ступени во вторую ступень
Таблица 6
Таблица истинности схемы управления первой ступени
Входы Выходы Выход первой ступени
CER С J к А В С Ql+1
0 X X X 0 0 0 Q\
2 X X X 0 2 0 0
1 0 0 0 2, при Qf = 1 2, при Q1 = 0 2, при Q1 = 2 Qf-
1 0 0 1 0 2 0 0
1 0 0 2
1 0 1 0 2 0 0 1
1 0 2 0 0 0 2 2
1 0 1 1 2, при Q* = 0 2, при Q* = 2 2, при Qf = 1
1 0 2 2 2, при Q1 = 2 2, при Ql = 1 02, при Q1 = 0 -i-i Qf
1 1 X X 0 0 0 Q\
Таблица 7
Таблица истинности схемы управления второй ступени
Входы Выходы Выход второй ступени
CER С J к А В С Qt+1
0 X X X 0 0 0 Qf
2 X X X 0 2 0 0
1 0 X X 0 0 0 Q4
1 1 X X 2, при Q\ = 1 2, при Q\ = 0 2, при Q\ = 2 Q\
С[1:Щ' І J"°lhi]T
Рис. 14. Логическая схема синхронного двухступенчатого троичного JK-триггера
Рис. 15. Временная диаграмма работы синхронного двухступенчатого троичного JK-триггера с асинхронной установкой в 0
Элемент Н17 в логической схеме первой ступени является запоминающей ячейкой. Все остальные элементы — схема управления первой ступенью. Элемент Н16 позволяет подать сигнал асинхронной установки в 0 при СЕК = 2. Элементы и13, и14, и15 реализуют синхронизацию управляющих сигналов (передача сигналов установки первой ступени при С = 0, передача сигналов хранения при С = 0) и разрешение работы при СЕК = 1.
Элементы Н10, Н11 и Н14 формируют установочные сигналы первой ступени. Элемент и7 формирует установочный сигнал первой ступени в 0 при текущем состоянии второй ступени, равном 2, и циклическом сдвиге. и8 — также установочный сигнал первой ступени в 0 при текущем состоя-
нии второй ступени, равном 1, и двойном циклическом сдвиге. Аналогично, U9 — сигнал установки в 1 при текущем значении 0 и циклическом сдвиге, U10 — сигнал установки в 1 при текущем значении 2 и двойном циклическом сдвиге; U11 — сигнал установки в 2 при текущем значении 1 и циклическом сдвиге, U12 — сигнал установки в 2 при текущем значении 0 и двойном циклическом сдвиге. U3 и U4 — синхронная установка в 0, U5 — синхронная установка в 1, U6 — синхронная установка в 2.
При подаче на управляющие входы запрещённых состояний троичный JK-триггер при данной организации будет хранить текущее значение первой ступени, так как на входы элемента H23 будут поступать нулевые сигналы.
Элемент H23 — запоминающая ячейка второй ступени. Элемент H22 второй ступени, аналогично элементу H17 первой ступени, позволяет подать сигнал асинхронной установки в 0 при CER = 2. Элементы U16, U17 и U18 реализуют синхронизацию управляющих сигналов (передача сигналов установки второй ступени при C = 1, передача сигналов хранения при C = 1) и разрешение работы при CER = 1.
На рис. 14 приведена логическая схема синхронного двухступенчатого троичного JK-триггера с асинхронной установкой в 0. Временная диаграмма работы троичного JK-триггера показана на рис. 15.
Аналогично представленной реализации двухступенчатого троичного JK-триггера можно синтезировать и реализовать двухступенчатый троичный триггер с любой таблицей переходов.
Литература
1. URL:http://csdl2.computer.org/persagen/DL Publication.jsp?pubtype=p&acronym=ismvl.
2. Кушнеров А. Троичная цифровая техника. Ретроспектива и современность. Израиль: Университет им. Бен-Гуриона Беэр-Шева, 2005.
3. Henning Gundersen, Yngvar Berg. A Novel Balanced Ternary Adder Using Recharged
Semi-Floating Gate Devices, ismvl, pp.18, 36th International Symposium on Multiple-Valued Logic (ISMVL’06), 2006.
4. Mariani R., Roncella R, Saletti R, Terreni P. Delay insensitive asynchronous circuits with CMOS ternary logic for low power applications, Proc. of the 6Ih Int. Workshop on Power, Timing, Modeling, Optimization and Simulation PATMOS’96, Pitagora Editrice Bologna, September 1996. — P. 135-144.
5. Arijit Raychowdhury, Kaushik Roy. A Novel Multiple-Valued Logic Design Using Ballistic Carbon Nanotube FETs. Proceedings of the 34th International Symposium on Multiple-Valued Logic (ISMVL’04), Purdue University, USA. — 2004. — P. 14-19.
6. Dimitris Kazazis. Nanotubes for electronics. Scientific American. — 2000. — P. 62-69.
7. Поспелов Д.А. Логические методы анализа и синтеза схем. — Изд. 3-е, перераб. и доп. — М.: Энергия, 1974.
8. Frieder G, Luk C. Algorithms for binary coded balanced and ordinary ternary operations // IEEE Trans. Comput. — 1975. — V. 24. -P. 212-215.
Поступила в редакцию 19.05.2010.
