CC BY
146
УДК 538.975, 621.382.323
ТЕХНОЛОГИЧЕСКОЕ И ЭЛЕКТРОФИЗИЧЕСКОЕ МОДЕЛИРОВАНИЕ FD SOI СТРУКТУРЫ В САПР TCAD
Е.Ю. Плотникова, В.Е. Бельков, А.А. Винокуров, А.В. Арсентьев
Работы в области повышения радиационной стойкости транзисторов в 70-х гг. дали развитие структурам КНС и КНИ, обладающим рядом преимуществ и высокой стоимостью. Дальнейшее совершенствование направления привело к появлению технологии FD SOI - транзисторов с полностью обедненным каналом. Структуры такого типа нашли применение в микропроцессорных устройствах и до последнего времени успешно конкурировали с альтернативной технологией создания транзисторов типа FinFET. Проведен анализ технологии FD SOI и сравнение ее с обычной планарной технологией на объемном кристалле кремния. В работе рассматривается алгоритм моделирования транзистора типа FD SOI в САПР TCAD. Описывается настройка параметров моделирования в модулях Athena и Atlas. Приведены геометрические размеры структуры, обоснована настройка сетки моделирования, названы области структуры. Для численного расчета указаны используемые физические модели и математический метод расчета. В результате моделирования построены выходные характеристики структуры. Анализ ВАХ показал типичные кривые для МОП транзисторов, что указывает на правильность подбора геометрических и электрофизических параметров используемой модели FD SOI транзистора. Разработанный технологический маршрут создания FD SOI транзистора в редакторе Athena может быть использован для изготовления как дискретных транзисторов, так и элементов интегральных схем
Ключевые слова: FD SOI, полностью обедненная структура кремний на изоляторе, САПР Silvaco TCAD, технологический процесс, моделирование ВАХ
Введение
Изначально технология «кремний на изоляторе» (silicon on insulator, SOI) была разработана для увеличения радиационной стойкости изделий электронной техники, поскольку при уменьшении размера транзистор становится более чувствительным к высокоэнергетическим частицам, способным вызвать сбои в работе приборов. Чтобы повысить радиационную стойкость структур, в 70-х гг. [1] в качестве подложки предложили использовать не кремниевую, а сапфировую пластину (Al2O3), на которую осаждалась тонкая пленка кремния — КНС (кремний на сапфире).!
В транзисторе, изготовленном на классическом объемном кремниевом кристалле, при приложении к затвору поля в канале формируется так называемый инверсный слой, а также возникает утечка тока из канала (рис. 1), поскольку подложка (даже если она заземлена) «вытягивает» часть носителей заряда в обеднённый слой (область пространственного заряда, ОПЗ).
В КНС транзисторах были значительно уменьшены токи утечки, поскольку область изолятора отсекает подложку (рис. 2). Вследствие снижения тока утечки понизилась потребляемая мощность, а также уменьшилась паразитная
Плотникова Екатерина Юрьевна - ВГТУ, канд. техн. наук, старший преподаватель, e-mail: katy-tokra@yandex.ru
Бельков Вячеслав Евгеньевич - ВГТУ, магистрант, e-mail: e314log@gmail.com
Винокуров Александр Александрович - ВГТУ, ассистент, e-mail: sasha.vinokurov@mail.ru Арсентьев Алексей Владимирович - ВГТУ, канд. техн. наук, доцент, e-mail: aleksej. box@gmail. com
емкость, что в свою очередь повысило рабочий диапазон частот [2]. Но у КНС технологии был существенный недостаток: создание сверхчистых сапфировых подложек обходилось гораздо дороже создания классических кремниевых пластин.
Рис. 1. Полевой транзистор на объемном кристалле кремния
Рис. 2. Полевой транзистор, выполненный по технологии КНС
Структура КНИ
В начале 90-х гг. [1] корпорация IBM предложила технологию кремния на изоляторе, которая во многом повторяла КНС, но в качестве подложки использовала кремний (КНИ структура, рис. 3). По этой технологии на кремниевой пластине был сформирован слой изолятора из оксида кремния, поверх которого наносилась тонкая рабочая пленка кремния. Структура КНИ имела те же преимущества, что и КНС, но была дешевле и лучше приспособлена к технологическому процессу производства на кремнии, принятому на большинстве предприятий электроники.
Рис. 3. Полевой транзистор, выполненный по технологии КНИ
Структура FD SOI
Логическим продолжением технологии КНИ стала структура полностью обедненного КНИ (Fully Depleted SOI, FD SOI) (рис. 4). В ней обедненная область занимает всю толщину кремниевого тела и имеет фиксированный заряд [2].
Особенностью подобных транзисторов является то, что в полностью обедненных приборах практически не происходит накопление основных носителей в базе, и эффекты плавающей базы по сравнению с частично обедненными транзисторами практически отсутствуют.
Рис. 4. Схема полевого транзистора, выполненная по технологии FD SOI
Контакт подложки в полностью обедненном КНИ транзисторе можно использовать как своеобразный нижний затвор (back gate), с
помощью которого изменяют пороговое напряжение в канале при смещении затвора. В полностью обедненном КНИ транзисторе приложенное к затвору поле может достигать нижнего затвора. Таким образом, поверхностные потенциалы на двух границах раздела оказываются электрически связанными друг с другом. Прикладывая напряжение на затвор либо на нижний затвор, можно получить инверсный слой в КНИ транзисторе как на границе раздела кремния с тонким подзатворным окислом, так и на границе раздела с толстым скрытым окислом [2].
Уменьшение толщины рабочего слоя кремния в структуре КНИ приводит к уменьшению подпороговых токов утечки вследствие снижения емкости обедненного слоя, но при этом подвижность носителей в канале с уменьшением толщины кремневой пленки заметно падает. Это объясняется тем, что в очень тонких базах толщина кремниевой пленки становится сопоставимой с толщиной инверсного слоя (порядка нескольких нм), то есть в базе происходит объемная инверсия. В результате на носители заряда в канале начинает влиять дополнительный механизм рассеяния на шероховатостях границы раздела со скрытым окислом. Другим источником снижения подвижности является технологическое загрязнение кремниевой пленки
неконтролируемыми примесями при изготовлении.
На рис. 5 представлена зависимость тока стока Id (мА) от напряжения сток-исток Uds (В) при фиксированном напряжении на затворе для типового транзистора, выполненного по технологии FD SOI транзисторов [3].
Рис. 5. ВАХ полевого транзистора, выполненного по технологии FD SOI [4]
В настоящие время существуют две основные архитектуры полностью обедненных транзисторов: планарные (FD SOI) и трехмерные (FinFET) [4]. Планарные транзисторы с полностью обедненным каналом выполняются на сверхтонком слое кремния на КНИ подложке (FD SOI), FinFET с чрезвычайно узкими ребрами, встроенными в
кремний - на кремниевой или также на КНИ подложке.
К достоинствам FD SOI технологии относят возможность использования существующих конструкций КМОП-микросхем и легкость адаптации сложно-функциональных блоков различных конструкций и технологических поколений FD SOI микросхем. К тому же FD SOI технология достаточно перспективна как для компаний, занимающихся разработкой микросхем и не располагающих собственным производством, так и для контрактных производителей микросхем.
Также при уменьшении норм топологи соотношение производительности к цене у FD SOI технологии гораздо выше, чем у FinFET технологии [5].
Компания AMD, в прошлом активно использовала SOI технологию для построения своих процессоров в частности, именно эта технология лежала в основе 130-нм, 90-нм, 65-нм, 45-нм и 32-нм процессоров, и лишь в последнем поколении был использован 14-нм FinFET техпроцесс. Однако FinFET характеризуется достаточно сложным технологическим процессом создания и сравнительно высокой стоимостью производства [6,7].
Моделирование FD SOI
При моделировании МОП-транзисторов обычно анализируются пороговое напряжение, ВАХ, и частотные характеристики в зависимости от параметров структуры. В работах [8] и [9] проводилось моделирование FD SOI транзистора с длиной канала 1 мкм и 0,35 мкм в Silvaco TCAD и сравнение с PD SOI. Авторами данных работ были построены и рассчитаны структуры с использованием моделей conmob, srh, bgn, fldmob, hcte, impact selb.
В данной статье моделирование осуществляется с учетом важных для субмикронных FD SOI эффектов:
- влияния рассеяния на решетке, на примесях, на экситонах и примесных кластерах при высоких концентрациях примеси;
- утечек на границе кремний-диэлектрик, которые влияют на поперечное электрическое поле по структуре.
Рассматриваемые эффекты учитываются подключением моделей Клаассена (KLA) и Ширахаты (SHI).
Алгоритм моделирования в САПР TCAD
На данный момент существует два основных (наиболее распространенных) программных комплекса для технологического моделирования полупроводниковых приборов. Это TCAD от Silvaco и Synopsys. Оба САПР предоставляют примерно одинаковые возможности, но сильно отличаются по интерфейсу и подходу к созданию проектов. В Silvaco реализован более
«дружественный» для пользователей Windows подход к работе с редакторами, поэтому выбор был сделан в пользу TCAD от Silvaco.
Программный модуль Athena предназначен для имитационного моделирования как отдельных технологических операций, так и всего технологического маршрута изготовления приборов микроэлектроники. Благодаря этому можно рассчитывать полупроводниковые структуры, различной сложности, в том числе и моделировать структуры транзисторов типа FD SOI. Далее приведена последовательность этапов создания FD SOI транзистора в модуле Athena.
1. Создание подложки.
В начале моделирования создается прямоугольная область 1,6*1,6 мкм, которой присваивается сложный шаг сетки. В области, в которой будет располагаться сам FD SOI, шаг сетки минимален, в остальных - крупнее. Эта область будет служить подложкой, в качестве материала используется кремний.
line x loc=0.00 spac=0.01 line x loc=0.20 spac=0.01 line x loc=0.40 spac=0.01 line x loc=1.00 spac=0.01 line x loc=1.20 spac=0.01 line x loc=1.40 spac=0.01 line x loc=1.60 spac=0.1
line y loc=0.00 spac=0.01 line y loc=0.08 spac=0.01 line y loc=0.48 spac=0.01 line y loc=1.00 spac=0.01 line y loc=1.25 spac=0.1 line y loc=1.60 spac=0.1
2. Создание области кармана
Затем в кремниевой подложке создается слой диэлектрического материала (оксида кремния) толщиной 400 нм (рис. 6).
init silicon c.boron=1.0e14 orientation=111 two.d
rate.etch machine=kanavki silicon u.h rie isotropic=0 dir=100
etch machine=kanavki time=45.0 seconds
rate.etch machine=karman silicon u.h rie isotropic=0 dir=100
etch machine=karman time=20.0 seconds
deposit oxide thick=0.4 div=50
3. Формирование рабочего слоя кремния
В кармане из диэлектрика создается тонкий рабочий слой кремния, легированного бором (d = 80 нм), в котором в дальнейшем будут сформированы области сильнолегированных истока и стока и обедненный носителями заряда канал. Ширина канала составила 180 нм.
rate. etch machine=karmanOX oxide u.h rie isotropic=0 dir=100
etch machine=karmanOX time=2.8 seconds
deposit silicon thick=0.15 c.boron=1e14 DIV=10 etch silicon above p1.y=0
4. Формирование областей стока и истока
С помощью ионной имплантации фосфора в рабочем слое кремния создаются
сильнолегированные области стока и истока. Степень легирования: 1017 см-3.
implant phosphor dose= 1.0e17 energy=25 pearson tilt=7 rotation=360 amorph
5. Нанесение подзатворного диэлектрика Далее наносится пленка подзатворного
диэлектрика SiO2 толщиной 17 нм.
deposit oxide thick=0.017 div=10
6. Формирование контактов
Следующим этапом наносится слой металла, из которого с помощью травления формируются контакты к областям стока, истока и затвора (рис. 6) [10,11].
deposit aluminum thick=0.05 DIV=10
Рис. 6. Структура FD SOI транзистора, построенная в модуле Athena
И формируется область затвора из легированного поликремния. Степень легирования: 1014 см-3.
deposit polysilicon thick=0.053 c.boron=1e14 div=10
deposit photoresist thick=0.01 etch photoresist left p1.x=0.4 etch photoresist right p1.x=0.8 rate.etch machine=PolyGate Polysilicon u.h rie isotropic=0 dir=100
etch machine=PolyGate time=5.0 seconds etch photoresist all
7. На последнем этане вся структура покрывается тонким слоем защитного окисла.
depo oxide thick=G.G1
И задаются электроды стока, истока, затвора и подложки.
electrode name=source x=G.3 y=-G.G1 electrode name=drain x=G.9 y=-G.G1 electrode name=gate x=.6 y=-G.G4 electrode name=substrarte x=1.3 y=-G.G1
Модуль Atlas позволяет рассчитывать электрофизические характеристики
микроэлектронных структур. Параметры структуры задаются вручную или же экстракцией кода из модуля Athena. В редакторе рассчитываются как дискретные характеристики, так и их семейства.
Если код структуры пишется в модуле Atlas «с нуля», то необходимо сначала задавать размеры сетки для различных областей. В области подложки шаг сетки наиболее крупный, в областях стока, истока и канала он чуть мельче, а шаг в области канала самый мелкий.
Затем задаются и нумеруются области транзистора, им присваиваются соответствующие материалы и определяется их форма. Областям, которые затем будут определены как электроды, присваивается параметр «conductor» - проводящий материал. Важной особенностью построения структуры в модуле Atlas является то, что в структуре не должно быть областей, не заполненных каким-либо материалом. Подобным областям в качестве материала могут быть присвоены - воздух, оксидная пленка, вакуум, газовая среда и т.д.
После того, как области структуры были указаны, на них определяются электроды затвора, истока, стока и подложки, степень и тип легирования, а также параметры контактов.
Для расчета параметров FD SOI транзистора использована модель, пригодная для расчета МОП структур, включающая в себя модели CONMOB, SRH, AUGER, BGN и FLDMOB. В качестве метода расчета параметров был выбран стандартный для расчета полевых транзисторов метод Ньютона.
Результаты моделирования
На рис. 7 представлено семейство выходных характеристик, моделируемого FD SOI при изменении напряжения на затворе 2, 3 и 4 В.
Если исследовать распределение плотности тока дырок в канале, становится видно, что канал практически полностью заполняется электронами, то есть становится полностью обедненным (рис. 8).
Видно, что у разработанного транзистора ВАХи имеют форму, типичную для МОП-транзисторов. Технологический маршрут создания FD SOI транзистора, созданный в редакторе Athena, может быть использован для изготовления как дискретных транзисторов, так и элементов
интегральных схем. С помощью редактора Atlas было проведено моделирование семейств выходных характеристик разработанной модели FD SOI транзистора.
Рис. 7. Выходные характеристики моделируемой FD SOI структуры, рассчитанные в модуле Atlas Silvaco TCAD
Рис. 8. Плотность тока дырок при смещении затвора 4 В и напряжении сток-исток 10 В
Подпороговый наклон определялся программным методом с помощью расчета зависимости тока стока от напряжения затвор-исток и команды (рис. 9)
EXTRACT> extract name="subvt" 1.0/slope(maxslope (curve(v."gate", log10(abs(i."drain")))))
и составил subvt=0.104596 V/decade.
Расчет порогового напряжения проводился так же по кривой из рис. 9 с помощью команды
EXTRACT> extract name="vt"
(xintercept(maxslope(curve(v."gate",abs(i."drain")))) -abs(ave(v."drain"))/2.0).
Он составил vt=-0.406603 V.
Выводы
Полученные выходные характеристики моделируемой структуры сопоставимы с характеристиками реального прибора на основе FD SOI технологии, это указывает на правильность подбора геометрических и электрофизических параметров используемой модели FD SOI транзистора.
Рис. 9. Определение порогового напряжения и подпорогового наклона зависимости тока стока от напряжения затвор-исток
Литература
1. Закон Мура против нанометров Часть 2-я: Наши дни [Электронный ресурс] // 01.11.2011. - URL: http://www. ixbt. com/cpu/microelectronics-2. shtml (дата обращения: 23.04.2017)
2. Транзисторы технологии кремний-на-изоляторе [Электронный ресурс] // 30.05.2016. - URL: http://poznayka.org/s4183t1 .html (дата обращения: 23.04.2017).
3. Sakurai T. Fully-Depleted SOI CMOS Circuits and Technology for Ultralow-Power Applications / T. Sakurai, A. Matsuzawa, T. Douseki // Published by Springer P.O. Box 17, 3300 AA Dordrecht, The Netherlands. - 2006. - 411 p.
4. Петросянц К.О. Компактные модели МОП-транзисторов со структурой КНИ для схемотехнических расчётов / К.О. Петросянц, И.А. Харитонов, Л.М. Самбурский. - М.: МИЭМ, - 2014.
5. Макушин М. Домасштабировались? Экономика уменьшения топологий / М. Макушин // ЭЛЕКТРОНИКА НТБ. - 2014. - №3. - С. 134
6. AMD будет использовать 12-нм технологию FD-SOI в будущих поколениях продуктов / [Электронный ресурс] // 30.05.2016. - URL: http://ru.gecid.com/news/amd_budet_ispolzovat_12-nm_tehnologiyu_fd-soi (дата обращения: 23.04.2017)
7. FD-SOI Technology Innovations Extend Moore's Law / GLOBALFOUNDRIES September 2015
8. Gupta J Comparative Study of Conventional and SOI Inverters using Silvaco TCAD Tool / J. Gupta, S. Choundary, B. Prasad // Advanced Research in Electrical and Electronic Enngineering. - 2014. - Vol. 1. - №3. -pp. 61-65.
9. Rahou FZ. Electrical Characteristics Comparison Between Fully-Depleted SOI MOSFET and Partially-Depleted SOI MOSFET using Silvaco Software / FZ. Rahou,
A. Guen-Bouazza, M. Rahou // Global Journal of Researches in Engineering. - 2014. - Vol. XIII. Issue I.
10. Арсентьев А.В. Математическое моделирование технологических процессов и интегральных схем: лабораторный практикум: учеб. пособие [Электронный ресурс]. - Электрон. текстовые и граф. данные / А.В. Арсентьев, Е.Ю. Плотникова. - Воронеж: ФГБОУ ВО «ВГТУ», 2016.
Воронежский государственный технический университет
TECHNOLOGICAL AND ELECTROPHYSICAL MODELING OF THE FD SOI STRUCTURE
VIA TCAD
E.Y. Plotnikova1, V.E. Bel'kov2, A.A. Vinokurov3, A.V. Arsent'ev4
1PhD, Assistant Professor, Voronezh State Technical University, Voronezh, Russian Federation
e-mail: katy-tokra@yandex.ru 2MA, Voronezh State Technical University, Voronezh, Russian Federation e-mail: e314log@gmail.com 3Assistant Professor, Voronezh State Technical University, Voronezh, Russian Federation e-mail: sasha.vinokurov@mail.ru 4PhD, Associate Professor, Voronezh State Technical University, Voronezh, Russian Federation
e-mail: aleksej. box@gmail. com
Work in the field of increasing the radiation resistance of transistors in the 70's gave development to the structures of the CNN and SOI, which have a number of advantages and high cost. Further improvement of the area led to the development of technology FD SOI - transistors with a completely depleted channel. Structures of this type have found application in microprocessor devices and until recently competed successfully with the alternative technology of creating transistors such as FinFET.
The technology of FD SOI is analyzed and compared to conventional planar technology on a bulk silicon crystal. In this paper, an algorithm for modeling a FD SOI transistor via TCAD is considered. It is described how to configure simulation parameters in Athena and Atlas modules. The geometric dimensions of the structure are given, the simulation grid is justified, and the areas of the structure are named. For numerical calculation, the physical models used and the mathematical method of calculation are indicated. As a result of the simulation, the output characteristics of the structure are constructed. The I-V characteristics analysis showed typical curves for MOS transistors, which indicates the correctness of the selection of the geometric and electrophysical parameters of the FD SOI transistor model used. The developed technological route for creating the FD SOI transistor in the Athena editor can be used to fabricate both discrete transistors and integrated circuit elements
Key words: FD SOI, completely depleted structure silicon on the insulator, Silvaco TCAD, technological process, simulation of I-V characteristic
References
1. "Moore's law against nanometers. Part 2: Our days" ("Zakon Mura protiv nanometrov. Chast' vtoraya: Nashi dm"),
available at: http://www.ixbt.com/cpu/microelectronics-2.shtml (accessed 23.04.2017)
2. "Transistors of silicon-on-insulator technology" ("Transistory tehnologii kremnij-na-isolatore"), available at: http://poznayka.org/s4183t1 .html (accessed 23.04.2017)
3. Sakurai T. Matsuzawa A., Douseki T. "Fully-Depleted SOI CMOS Circuits and Technology for Ultralow-Power Applications", Springer P.O. Box 17, 3300 AA Dordrecht, The Netherlands, 2006, 411 p.
4. Petrosyants K.O., Haritonov I.A., Samburskiyj L.M. "Compact models of MOS-transistors with the structure of SOI for circuit calculations" ("Kompaktnye modeli MOP-transistorov so strukturoi KNI dlya skhemotekhnicheskikh raschetov"), Moscow, MIEM, 2014.
5. Makushin M. "Got scaled? Economy of topologies reduction" ("Domasshtabirovalis'? Ekonomika umen'sheniya topologiy"), Electronika NTB, 2014, no. 3, pp. 134.
6. "AMD will use 12-nm technology FD-SOI in the future generations of products" ("AMD budet ispolsovat' 12-nm tehnologiyu FD-SOI v budushchikh pokoleniyakh produktov"), available at: http://ru.gecid.com/news/amd_budet_ispolzovat_12-nm_tehnologiyu_fd-soi (accessed 23.04.2017)
7. FD-SOI Technology Innovations Extend Moore's Law, GLOBALFOUNDRIES September 2015
8. Gupta J., Choundary S., Prasad B. "Comparative Study of Conventional and SOI Inverters using Silvaco TCAD Tool", Advanced Research in Electrical and Electronic Enngineering, 2014, vol. 1, no.3, pp. 61-65.
9. Rahou FZ. , Guen-Bouazza A., Rahou M. "Electrical Characteristics Comparison Between Fully-Depleted SOI MOSFET and Partially-Depleted SOI MOSFET using Silvaco Software", Global Journal of Researches in Engineering, 2014, vol. XIII, no. I.
10. Arsentev A.V., Plotnikova E.Y. "Mathematical modeling of technological processes and integrated circuits: laboratory practice: tutorial" ("Matematicheskoe modelirovanie technologicheskikh processov i integralnykh skhem: laboratorniy praktikum: ychebnoe posobie"), e-source, Voronezh, VSTU, 2016.
11. Arsentev A.V., Plotnikova E.Y. "Methods of mathematical modeling: laboratory practice: tutorial" ("Metody matematicheskogo modelirovaniya: laboratorniy praktikum: ychebnoe posobie"), E-source, Voronezh, VSTU, 2016.
11. Арсентьев А.В. Методы математического моделирования: лабораторный практикум: учеб. пособие [Электронный ресурс]. - Электрон. текстовые и граф. данные / А.В. Арсентьев, Е.Ю. Плотникова. - Воронеж: ФГБОУ ВО «ВГТУ», 2016.
